xilinx和Altera的fpga對比？

tommywgt

我個人覺得Alter跟Xilinx真的有很大的差別.

在早個好幾年其實都是4 input LUT, 後來為了加速運算速度在LC (logic cell或者也可以稱為logic element LE)中加入了可以將LC運算結果直接接出入的特別routining用的線路, 一直到這邊其實二家的FPGA應該都沒差太多.

不過看看最近的Virtex-5跟Stratix-III的架構, 其實真的幾乎不太一樣了. 就以Virtex-5 6-input LUT跟Stratix-III ALM架構就可以筆戰好久了. 有一個最會令人筆戰的問題是, 到底是誰的FPGA的容量比較大? 是Stratix-III的EP2SL340還是Virtex-5的XC5VLX330?

! y( I5 L7 r2 r" w8 N) t至於有關你所講的clock tree的問題, 在FPGA內因為IC是預先做好的, 所以clock tree也是預先"長"好的, 在有限的資源下當然不可能預先長了一大堆clock tree, 所以clock tree分為global clock tree跟local clock tree, 階層式的clock tree長法使得FPGA在處理global clock時更有彈性.
9 U- X+ F7 D. |( y一般而言, 只要是設計時使用了global clock tree的resource時, 都不會有因為clock而產生的skew問題, 因為logic而產生的clock本來就屬於RTL design問題, 只要是設計上夠嚴謹的話, Quartus-II跟ISE都可以做的很好的.
至於這些有限的clock tree有沒有可能因為不同的Application而用爆了....我只能說至少目前為止我在這二家的FPGA都沒遇到過...
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# {6 ]) U& C% ^. y以上是個人一點點的淺見
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[ 本帖最後由 tommywgt 於 2007-1-18 02:17 PM 編輯 ]

tommywgt

回應你的話~~~
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1 r+ _+ ~5 {5 V( ?- y9 p$ d要說明 XILINX 比 ALTERA 好, 找 XILINX 的 FAE 幫忙寫, 要說明 ALTERA 比 XILINX 好, 找 ALTERA 的 FAE 幫忙寫, 不過你可不能真的相信.

! R/ ~3 E- Y: ]) v* m3 g, E這句話真是一針見血啊...orZ

tommywgt

不知閣下待的是哪幾家代理商...雖然我也不用他們的support但是我認識的幾家倒是都還算不錯的
: p/ F# w& L7 x$ b" _9 I但是你也說的沒錯...每個人都有業績的壓力, 現實是很重要的. 不過我認為在最差的狀況下, 至少他們會提供很多資料讓你study的.