[問題求助] ROM vs. CASE

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tommywgt

1^#

發表於 2010-4-19 20:55:44 | 顯示全部樓層

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
在ASIC合成時則一律合成一拖拉庫的邏輯閘

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