90nm SAR ADC leakage issue

pennyddt

* q9 }  V+ z7 k* B& c
小弟第一次發文如有觸版規，請版大移除謝謝～～另沒有混模設計的版，故在此版發文^^

因沒有90nm的設計經驗想請問各位前輩，而目前規劃需要low power且在stand by下的時間長
那些電路需要針對leakage的問題去做改善呢？
另有改善對策嗎？(如有相關paper可以study，麻煩告訴我paper篇名即可)


0 e8 v& U% J5 j, T  e3 y
2 Q, b& D+ c2 J) @; S$ ~% S; S8 p目前想使用的架構：single end charge redistribution SAR

架構電路：
' L% b+ `0 n5 z. |6 J. F2 i" }1.比較器
: u9 f4 p. _$ L, u2.SA暫存器
2 T* s" I+ [" }, u( P8 p- v0 E3.sample&hold
( h6 l* u$ h* ?3 o: L5 _2 m! ^5 p4.charge redistribution DAC(switch capacitive電路)

8 u/ v. ]0 b- g( j& e1 q( sADC規格：16KS/s以下,10bit以下,約1V電壓

9 A3 z' D6 R1 t& C
" I6 t6 u$ @) Y! p謝謝大家耐心觀文 ！！任何想法歡迎發文討論喔～～^^

pennyddt

jameson2大～～謝謝你的分享！！我再study一下該份paper ^^