Verilog 宣告的小問題~

Pegasus222

請改順序如下試試

) N& d5 {9 M$ ^. B* a" Foutput[7:0] bias_set_t;

wire[7:0] bias_set_t;
+ m; N* ~- K/ W( m( x  J6 gassign bias_set_t = bias_set;

Good Luck !

. A0 L- z. s# x9 t" {[ 本帖最後由 Pegasus222 於 2009-6-2 07:29 PM 編輯 ]