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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › p+ poly電阻圍nwell的用意？
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[問題求助] p+ poly電阻圍nwell的用意？

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doc
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1#
發表於 2009-4-26 12:37:52 | 顯示全部樓層 回帖獎勵 |倒序瀏覽 |閱讀模式
請問前輩...8 v+ F: v4 y2 r0 `+ Y
一般在layout上...p+ poly 電阻要求外面圍一圈nwell主要的用意是什麼？' G  M7 B% H! W9 [) X; F3 ~
應該是要隔絕noise吧？其原理是因為n-well較深...所以隔絕效果較好？5 u4 _" H/ B: |  ^. ^7 [
/ \2 u5 W$ R% B
外圍的nwell電位需接到哪裡？最高電位或讓他floating？
4 K! P3 ?/ W5 D' E9 J9 I6 W這兩種接法有什麼效果上的差異？
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