VHDL转verilog问题

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
+ ~; o  p& Z8 F. Z2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3 [! B9 z$ F. T9 q$ }3. 一個process有兩個clock，一般不會這樣寫的。