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1. 假設你OP內部是個two stage之類的OP架構
" ~4 q( z9 c4 |! g- ]& K 你這樣接有問題，因為input的+/-必須要有一樣的common mode value, R( z9 q( T% K
假設是在1.8V的架構下 可能你的input必需都要接到0.9V的DC準位! n& d. r/ n& I, `8 L
這圖只是利於教學，所以只保留AC部分來討論忽略DC2 l! X, S# d9 P$ ^8 D, g
Vin a點 b點 dc 1 ac 1 -------> dc是給他DC bias點 ac 輸入為1 並不是1v 只是利於模擬
$ `2 z, W& _2 F# @6 v AC部分來看 Vout/Vin=Vout/1 所以你的gain就是Vout(dB) . f1 m6 l4 X4 Q( {+ T, t( J d
所以並不會飽和 # Z: [2 `7 ?4 S% F
2. 這電路名稱我忘了: \7 I5 J5 D! N4 V2 X0 o1 m) a9 I
先討論DC部分 電容等效開路 所以就可以想成只有電阻接input- 到 output 單純的buffer效應
! D t. V' k) A8 h. _1 q6 s1 v" j input = output (因為input不能留電流所以這條路徑不會有壓降)
+ P! Q/ a3 z: P: Y+ U& t( y# y AC時 因為電容很大 所以也會頻率到一定大小後也會像個buffer. g" R+ @0 l( \0 k: \3 R3 p; i9 o
3. 基本上看你要多少phase margin
# l" {1 V8 S7 Z8 q6 e+ ~+ { 然後選擇OP的架構# g* K( ?) N# x5 x: Q/ r. o1 n2 n7 A
例如folded 他本身電路就有80幾度的margin 可以視為只有一個pole9 S" c, P0 L' S1 `
或者你用two stage設計 就要用頻率補償的方式% y9 \% ]4 g; Y( Q
把第二個pole拉遠去設計 |
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IP卡
狗仔卡
發表於 2008-4-30 14:38:09
顯身卡
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