ASIC設計工程師如何保住飯碗？

mister_liu

2012-06-06-明導國際今天宣佈，日立公司(Hitachi, Ltd.)已採用Olympus-SoC™ 佈局與繞線系統開發大型ASIC晶片，並已成功達成40奈米、9000萬邏輯閘設計的投片。
" n+ l* J7 `7 F
' M+ d% t  T6 }! j' r) N, ~9 O+ [日立公司資訊與電信系統部門MONOZUKURI創新中心的資深總監Kazuhisa Miyamoto表示，「日立透過採用Olympus-SoC的大型展平(flat)模式功能，輕鬆達成了9000萬個邏輯閘設計的時序收斂。Olympus不僅能夠更容易、更快速達成設計收斂，還能得到更好的結果品質。明導國際與我們的研發部門保持密切溝通，每當我們遭遇困難時，都能迅速提供支援。能以Olympus-SoC成功完成投片，對我們的業務發展來說深具意義。」
% }% M" k1 f. m3 g' O- R: f
Olympus-SoC佈局與繞線平台的獨特、專利架構是專為解決大型、複雜IC設計問題所開發。Olympus-SoC擁有非常精簡的資料庫，能以展平模式處理具備數千萬個邏輯閘的全晶片設計。再結合原生多角多模最佳化技術，能改善大型晶片和多模多角情況的時序和訊號完整性。此系統亦提供多電壓、低功率設計的完整支援，包括時脈樹最佳化和漏電流降低的先進演算法。Olympus-SoC繞線器也可用來處理先進製程節點的複雜設計規則檢查(DRC)和可製造性設計(DFM)需求，包括樣式比對和以優先級為基礎的(priority-based)建議規則支援。Olympus-SoC系統可與Calibre®驗證和可製造性設計(DFM)平台緊密整合，能以簽核驗證 解決設計階段的製造變異性。
+ U% u/ s# Z9 p+ x$ z  F1 m
, Y/ b; Q' e$ l, T, @明導國際佈局與繞線部門總經理Pravin Madhani表示，「許多以舊式架構為基礎的佈局和繞線工具，到40奈米和28奈米節點就已不敷使用，因為它們無法協助設計人員克服千萬個邏輯閘設計的複雜度，以及高效能與低功率挑戰。Olympus-SoC架構是專為因應更小幾何節點的容量、效能和低功率需求所建置。Olympus-SoC還能與Calibre緊密結合，讓設計人員建立可滿足晶圓廠所有簽核需求的“第一次就正確”設計，不再需要耗費高成本進行重覆設計。」

mister_liu

Junior Physical Design Engineer
" c, U- o2 _- w3 }
公      司： famous IC company
+ J9 c6 }- @5 b2 v0 W工作地点：北京

Position Tasks, Duties and Responsibilities
& i  x5 Y( T8 X# bThe ASIC Physical Design Engineer will:
        Complete third party IP integration and ensure vendor guidelines are followed.
1 T0 ~; S) V! Y* v+ x3 U9 |% W' A8 E: O- c        Responsible for physical verification (DRC/LVS).
# J4 v: F! t4 H        IO ring design, fullchip floorplan.
- I$ v2 o" X2 h( O        Block level implementation.
6 ]5 F/ J: N  u. S$ ~        Work with front-end engineers to resolve problems and achieve design closure.
3 h( u/ Y! j5 A% L% X# \; M/ m
) D) Z- C( b- ~Candidate Qualifications:
# C. k4 J5 d7 f1 DCandidate must:
5 U7 ^& t2 ?" E4 _7 o: i$ I* Y+ v        Hold BSEE (MS preferred).
        Have minimum of 3 years hands-on experience in full flow IC back-end physical design and verification
7 U7 }' v( u$ w( F4 P* C' ^1 @        Be able to complete block and chip level tapeout quality LVS and  LVS and DRC.
8 X4 r4 ^5 z' s* b& F        Have the ability to independently identify and resolve design, tool, and flow problems.
        Have related timing and physical concept.
2 Q8 u* L' J; R& ^2 Z: I8 U        Be able to design and implement physical design strategies and methodologies for deep submicron designs.
' a: R' L# C$ o# d. v$ _. r  \        Familiar with EDA tools.
        Familiar with Linux environments.  
" L' M$ O$ b3 r4 b
Any of the following is beneficial:
0 k7 d7 |5 U5 H        STA constraint design
       Equivalence checking ?RTL to gates, and gates to gates.