sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
4 U# [) ?5 @2 l0 \- M: ]5 e因此想請問是否我在佈局上擺放位置不好，
或是若要降低r的影響該怎樣修改，
* W" b2 J2 O: v2 A' ?+ Z# T, @5 _/ |能提供點意見。
( R; W5 E* s) J- t; }- Q' D
/ p% t8 y+ f( _2 |電路圖

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佈局示意圖
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