業界佈局工程師是否每次都佈局 LVSI那麼多棵電晶體的電路?

sw5722

我聽過有一個人去某家公司應徵ｉｃｌａｙｏｕｔ工程師,人家問他在多少時間內能畫多少ｇａｔｅ　ｃｏｕｎｔ,
他當場傻眼,因為妳以ｍｅｎｍｏｒｙ來說,做好一個ｂｉｔ　ｃｅｌｌ,然後一ｃｏｐｙ就是一堆,以ｓｉｚｅ分大
小也不對,因為ｉｃ　ｌａｙｏｕｔ可以分數位　類比　ｒｆ等等很多種,難度都不同．
5 O  o. J6 P, a6 x& B5 Q5 I做ｉｃ　ｌａｙｏｕｔ最主要還是聽ｉｃ　ｄｅｓｉｇｎｅｒ的意見,畢竟電路是他們設計的,比較龜毛,會說這條線
旁邊都不能有東西,又或者這塊電路要做ｍａｔｃｈ,又或者說這條線要用ｔｏｐ　ｍｅｔａｌ,儘量聽他們的,到時如
  f7 |1 ^1 u5 u' [果出問題,自己的責任會比較小．
妳說的手稿是指ｆｌｏｗ　ｐｌａｎ還是書上說棒狀圖,通常要ｗｈｏｌｅ　ｃｈｉｐ才會用到ｆｌｏｗ　ｐｌａｎ
  ]& ~" @. t1 S: \! R& h% d去規劃ｐｏｗｅｒ或ｇｒｏｕｎｄ及ｂｌｏｃｋ擺放．而棒狀圖在妳做習慣了,就可不用.
# g( M" l) \; o( z: s一個新手會畫多大,其實要看公司情形,人力吃緊時,要多大有多大,
像我自己在ｌａｙｏｕｔ時,通常先把ｍｏｓ擺好laker有ｍ－ｃｅｌｌ的功能,W/L打一打,ｍｏｓ就出來了,很方便,然後
去考慮面積跟接線,然後問ｄｅｓｉｇｎｅｒ意見,免得到時不滿意,又要改,增加麻煩．

sw5722

以ｉｃ　ｌａｙｏｕｔ來說,它跟半導體製程有很大的關係,如果妳在新竹或台北,可以去自強基金會有半導體製程的
- R* L/ O3 W5 V6 k基礎概論的課,建議可以去上一下,倒也不用學到很精,基本的學一學就好．對ｄｅｓｉｇｎ　ｒｕｌｅ會更有體會．
以我所知０．５或０．６製程應該有１３層ｌａｙｅｒ,應該有一層叫ｔｅｘｔ的ｌａｙｅｒ,不知道是用來標示ｐｉｎ
9 C9 x7 D  S  |的還是ｃｏｍｍａｎｄ　ｆｉｌｅ不抓,也不tape out的ｌａｙｅｒ,如果是後者,那就可以用來標示在ｍｏｓ上,去對應妳
的電路圖,這樣就可以避免越畫越亂的情形．
以目前台灣的主流是０．１３製程或是０．１８製程,甚至於奈米製程,製程每進一階,ｌａｙｅｒ就多很多,如果妳目前是
在做０．５或０．６的,那正是學習的好機會,不然到更先進的製程時,會更亂．
5 C/ b& V- R" R8 A9 l" Q7 Z2 F! s& x. W關於ｅｄａ　ｔｏｏｌ我目前用的是ｌａｋｅｒ,妳用的ｖｉｒｔｈｕｓｏ,我很多年前用過,２者其實是差不多的,只是ｌａｋｅｒ
比較簡化好用,virthusoｒ就比較複雜,像ｌａｋｅｒ的ｍ－ｃｅｌｌ就等於ｖｉｒｔｈｕｓｏ的ｐ－ｃｅｌｌ,只不過ｐ－ｃｅｌｌ要
自己去設定,而ｍ－ｃｅｌｌ是在ｔｆ檔裡面就建好的．這是我的印象,不知道ｖｉｒｔｈｕｓｏ新版有沒有進步．