IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
主管常會問到的幾個專業相關知識
# l$ h2 k& ]  v5 w+ G: \2 c: x供想從事IC layout工作的朋友參考
' q+ y" f3 ?+ Z) {6 B
1 ]* n0 A) ~; N5 Y& @$ G9 ^1. inverter layout圖 & 截(剖)面圖
( K  L4 Y( e- C1 I. R4 R% l) p$ T    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
3 ^* F' n6 g+ ?7 @" E: U    還遇過更誇張的...連body contact也要標示出來 = =
+ c" [/ K; }& V& l' g* S0 N2. 何謂ESD...如何改善ESD
' M- [0 ^+ G% m: s& [1 R3. 何謂latch-up....怎預防latch-up現象
2 C2 M( n  o+ P
最後....雖然這不常見
/ v" s! o1 x4 |  _- S還是提醒一下大家
與主管面試時...不管怎樣
都要裝的非常積極主動(先混進去那家公司再說 ^^")
不然就算你專業那方面過了
3 f1 B) v% L/ f; }8 w主管也會覺得你工作的態度可能會不好
而不予錄用

希望這些能幫到大家 ^^

egg

其實以新人來說
回答這類問題並不用太傷腦筋
主管是要看你了解這東西的程度
$ o' f" T, `& |提供個答案供大家參考
ESD 是靜電放電沒錯
) _! P5 g4 J  }& I" i5 T9 C, R不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
0 ]. y$ c4 p& x& T0 O) @3 v分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
power & ground pin 使用 power clamping
" u2 m* g1 S/ UI/O pin 做 ESD protect device
7 U4 q/ e; V, z" hinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大

0 F- Q, b: Y  n4 c# w+ U! hLatch-up 可以用簡單的話來解釋
- c, |' V) ?# `- G2 Q9 Q  Lpower & ground path 寄生BJT形成SCR電路
. U' Y1 v1 H: Q8 p經由電源擾動....產生大電流的拴鎖現象
& |0 k1 e+ {& P0 U2 C造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
ESD討論版有篇關於latch-up的文章
可以view一下剖面圖跟等效電路圖
由剖面圖跟等效電路圖就能推敲出
latch-up該怎預防
. L* D# r) s: g  |/ d  p9 Q1.盡可能補上well-contact以及subtract-contact
  其用意是為了降低Rw跟Rs的阻抗.
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
! b4 T9 r7 D+ _- [% m   並且保持gurdring的完整.
( N& p1 N7 b. V. s   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
9 r7 \, S! s; V5 \
# `0 _  _) p# h5 v- D% L# Y' S$ v1 K若有解釋錯誤或是哪不夠詳細的
5 O5 S: [: a& c0 x  I/ Q2 T歡迎大家一起討論 ^^
: {/ w; h+ K' ^
PS: latch-up比較常發生在pad週遭....內部電路比較少發生
       個人是認為...ESD發生時也有可能引起latch-up
       不知大夥的見解為何?!