設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › verilog 寫有限狀態機的問題
返回列表 發新帖
查看: 12858|回復: 5
打印 上一主題 下一主題

[問題求助] verilog 寫有限狀態機的問題

[複製鏈接]
ishoni
1#
發表於 2010-5-10 21:34:09 | 顯示全部樓層
有沒有加上這句呢?- g+ s, f4 G5 q# {  h

, n" X# ?5 L! }! H' }% _"synopsys full_case parallel_case") c9 v3 u& g7 L+ [

; k1 Q. X# Z( c0 ]幫助描述你的case status.... d: P+ P6 ^3 a6 x: b, d
  I& g% z/ o& j5 O
有一篇文章在討論這個:
% K/ ~+ [! }: _4 _+ S$ n6 _& f9 v6 }0 K0 Q4 x$ x
kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf
回復 支持 反對

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-6-4 10:00 PM , Processed in 0.104513 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表