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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › [verilog]real 問題

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[問題求助] [verilog]real 問題

1^#

發表於 2008-9-6 20:49:12 | 顯示全部樓層

real 的精確度你想用硬體實現嗎 ?
請記住硬體沒有小數點這種正反器不然 F.F. 都要串成火車嘞ㄅ

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