verilog 浮點數運算疑問@@

addn

您好
1.如果a,b兩值還沒正規化,則先將a,b正規化,
2.將a,b尾數對齊
3.尾數相加
4.將結果正規化

! G! H5 \# C6 M  S9 n6 [( \您參考看看

addn

您好
: H9 d: x* Y; R. X
( t: x6 \& v0 H$ q0 D  a,b兩數要做浮點相加,那麼a,b兩值就要為浮點格式,
1 A: M+ F" Q; M6 H4 x) E你的問題不是卡在正規化,10.5=1010.1是定點小數,
' X) y3 }8 T( _1 y' ~10101,00100都不是浮點格式,如何將之正規化,
不能拿兩個定點格式的值來做浮點運算,

addn

您好
  IEEE 754是浮點格式的一種,當然還有其他的,
看你要用哪一種嚕,

如果你用IEEE 754,那麼輸入a,b值就要符合 IEEE 754格式

addn

您好
, y: k# B( V) {
a,b不是已知的值嗎?為甚麼不直接用浮點格式來表示,
; h( f/ ^; R+ f7 T3 f而要用定點再轉一次呢?

addn

您好
0 O; s9 [! ~6 _0 x" ?+ o
我的意思是你要自己算,將10.5或1先自己轉好成IEEE 754格式,
然後在輸入到a,b