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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定, $ a+ c; u0 W- \0 E
我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
2 q) W4 @0 G+ P: U9 E畢竟ESD structure還真的有其困難點在......真的不容易呢,0 [# S; k! \, s
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,) z7 }( i7 ~4 D$ ~
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧..., c8 M' A1 P" n8 }+ [$ W. ]4 @
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不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,. H# ?! ^ S2 q9 i& a7 y
那當然了...若是自己公司裡的designer要設計I/O的話,
% Z( a# W( t1 ^佈局工程師就也要上場囉!!
" ]6 A% x# x* }) {+ }所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
* ~5 _4 Y7 d1 G- u6 L/ U$ s1 B又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
& h, K. q5 {& i/ H+ g老實說真的很辛苦...我自己曾經做過, 所以我知道...( ^ g+ c7 F8 g& m3 V! v7 z
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再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,+ C4 O7 j" j. m: Z% P7 ^# h! C- T" O, q
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,4 D% V! w. o0 V- d; s3 ?; i* o6 E
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
! ] A8 Q( y( {) Z% y; k" N不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,' s+ }4 Y/ \2 i5 h s
這一種就可以自己加進來跑POSTSIM了.
4 `5 U- ]% L/ {. n我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多.... S' i7 o" d N: |: w
而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......- w, M4 |/ \7 m% Z: G% Y( m3 R$ h
當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
3 C, X7 t, [+ T& w就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.: [1 r* D+ p6 C3 z' `. j0 l- h
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我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,4 d, k/ \$ ?% Q) O# `
除此之外, 在core裡面直接接到input/output I/O的device, ; {; p m7 ] O+ N. Q1 c# I, I; N4 L
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection./ t# ~6 H: U, T: D4 l
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,& T# k& N) p; N2 n" k
與ESD protection有很大相關的東西呢.
0 ?* ~8 V0 j. ]- k0 N8 [7 w可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,2 G v$ F9 @7 C2 Y0 c+ }/ g2 n
core裡面還要再做internal ESD protection呢??* F, I* A' x0 I1 T6 }. j
---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
0 j: E* @1 d0 C( r; A; A4 q4 B8 l老師就會說, 他們以前做的時候沒有人這樣做的...
, D+ ]& A/ v) U: M' o---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,6 _3 H/ ]* Q. q3 j3 s# u
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??
; {* l- j5 W& `7 C. c7 K8 R我不知道別的學校怎麼樣...但至少我的老師就是這樣,
4 a4 V6 y# [0 ]& e. p, P永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
2 ?6 E( T/ b$ _/ `4 t9 r" H- ~/ Y有時候真的覺得很感慨!: ?" v' l/ y# J; O$ ^8 K! m, C
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說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,3 w' S! H* P% v
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
0 N1 z" X& K5 _6 E8 \但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,1 @9 J7 J) i, W! f) A* m% Q
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
4 s: R) ?" h0 Q- N9 W$ b7 |據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,/ P( o& r/ [% G2 n
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
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不知道公司裡的designer都怎麼跑POSTSIM呢?
" m4 } [, }5 @( b- S, G能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?2 J5 C9 T, p* c8 C2 Z! R# ]
老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,8 r( I6 @5 A2 Y& c4 u
若是自己是在一個project裡的成員, 就負責好自己的block就行了,/ \2 l2 L7 F( N) u9 U
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
0 F( q( w: z( z3 f. u9 g' U5 W8 Z: y# x不過我當時沒想到whole chip的POSTSIM這個問題,
$ I& i. V1 Y6 K4 q0 S& r/ ^# C+ i老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...
/ b, r% K7 \% @# [4 Fwhole chip要跑POSTSIM的話, 是否有含I/O呢?
9 A8 ?% t2 T% U" A在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖..., \& t( J& I3 x* T( e
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
; t2 W1 W e0 _! U) G! N2 u可是我又不想連到CIC用nanosim去跑,3 c0 f* Q! p( p/ \" L
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??
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在學校裡跑POSTSIM真是一件令人煩惱的事...7 q) {/ [8 I. T) ]5 @
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)& ^, Z% n: o6 @! \* N: H1 {; l: H
一整個大囧!! |
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狗仔卡
發表於 2007-9-4 22:54:31
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