[問題求助] modelsim模擬時沒有問題，quartus編譯時被列為error！

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發表於 2008-3-7 13:23:47 | 顯示全部樓層

Quartus 是FPGA\CPLD合成軟體,如果跑timing simulation 就必須合成,那verilog語法就只能寫能合成的語法,所以你要看看ifdef 和 task是否可合成,如果不可合成就要改寫法

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