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ADC envelope test
有此一說:, Z4 Y4 w' C& B3 v
當Fin接近於Fs/2時, ADC sample的電壓slew at full scale, 此時奇數點之間的壓差其實很小 (偶數點亦同), 但是相鄰兩點間的壓差卻很大, 測試上又稱為ADC envelope test, 而在此測試中被引進來的 "beat frequency" 會被視為noise, 使SNR下降.
/ j; v" J% G4 T9 R7 u0 Q2 O
* |. w# v, U) K4 g也就是說, 若ADC內front end的PGA or buffer Amp slew rate不足, 此缺陷便很容易在此測試中被突顯出來.
4 L; K# ~) M. F: M( |5 f7 |+ ?$ \- Y$ B) E
就系統面而言, 拉高ADC的AVDD看看有沒有救, (ADC PAD_VDD反而要調低, 除了降EMI外也可拉低系統noise floor).
( r- L4 U% H9 t6 G0 \* @7 t5 L! b3 `6 ~
[ 本帖最後由 DennyT 於 2007-11-12 10:29 PM 編輯 ] |
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