如何降低power mos開關上的Vds(on)

finster

從製程技術著手
目前,若要降低Vds的壓降,因為本身製程技術己經限定住它的Vds壓降了,除非,你能夠在電路上將它的Gate電壓往更正(for NMOS)或往更負(for PMOS)來設計
不然,一般而言都是直接找製程廠討論看要如何調整濃度來達到降低Vds的影響,因為本身製程濃度有幾道參數是可以直接影響其Vds的,而如果你的量夠大的話,一般而言製程廠是都會配合的
我們之前是直接找製程廠,藉由調整製程中幾道製程濃度來達到此一目的