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[市場探討] Synopsys以2.27億美元併購同業Synplicity

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發表於 2008-3-26 12:30:34 | 顯示全部樓層

Synopsys 2008年最新發展動態觀察

The MathWorks Announces EDA Simulator Link DS for Synopsys VCS MX& D' T% R: a$ F: t7 E
3/24/2008
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Synopsys to Acquire Synplicity
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3/21/2008
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Synopsys IC Compiler Routing Qualifies for TSMC's 45-nm Process2 M: g2 i, g8 Y, l$ `( A+ d" t
3/17/2008
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Synopsys Launches HSpice Integrator Program With 25 Founding Members
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3/11/2008
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Synopsys Announces Multi-Core Initiative to Accelerate Design Time-to-Results2 B7 Z0 e1 H0 G* E9 j, {
3/10/2008
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Synopsys HSpice Delivers New Technology to Accelerate Circuit Simulation Performance
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3/10/2008
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Synopsys Enters Embedded Memory Market with Highly Differentiated IP
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3/6/2008+ q9 ~1 m/ S# m0 _9 b6 U$ X
PrimeYield LCC Enables Litho-Clean Tapeout for LG Electronics HDTV Application Chipset9 q0 B. g/ B& j, M% u* L0 y; }
3/4/2008
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Synopsys and SMIC Deliver Enhanced 90-nm Reference Flow to Reduce IC Design and Test Costs
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2/27/2008
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Synopsys Introduces Concurrent Hierarchical Design System with Latest IC Compiler Release
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2/27/2008* v+ v/ Q: Y3 w8 V! t
Synopsys Unveils Proteus Pipeline Technology
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Synopsys Introduces the Eclipse Low Power Solution0 ?8 @' `. E  y% W! }' v
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( \- P' j* c8 l; V3 U$ D' @: B
Radiospire Standardizes on Synopsys VCS and VMM Methodology for Next-Generation AirHook Chipset Designs3 s2 P- `6 Z! v) M6 U
2/15/2008) u8 a& x" ^9 x" M/ d2 [0 F& W$ [
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2/15/2008
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LG Electronics Increases Quality of HDTV Chip Using Synopsys Test Solution: N- D5 g. M0 \  s$ r0 p+ D. M
2/13/2008" O/ \% T" f" z! p
Synopsys Expands USB IP Portfolio with New IP for Link Power Management and High Speed Inter-Chip Standards/ S$ D' C" M& t: ?: {& b7 c
2/4/20086 F. e  T4 Z9 W. O3 T7 p5 Z# L
Synopsys' DesignWare DDR Protocol Controller IP Integrated Into Arteris' Network-On-Chip Interconnect Solution0 L+ C0 U' G$ B. H! `6 @
1/30/2008  F. |0 b& [2 p1 K6 o
Synopsys and Acceleware Deliver Hardware Accelerated Solution for Design of Optoelectronic Devices, T7 N7 c9 ~( h
1/22/2008* c2 E, L3 r& K2 u: B
Magma, Mentor Graphics and Synopsys Deliver Unified Power Format-Based Products  z( V9 ^5 [8 o( w
1/21/2008
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Synopsys IC Compiler Used by Matsushita for First 45-nm SOC Design Tapeout, Y1 b8 j; \7 B. h7 y
1/21/20089 b0 y1 g+ {& L4 u- n. e, H
STARC Adopts Synopsys PrimeTime VX as the Variation-Aware Timing Tool for Its STARCAD-CEL Methodology
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1/14/2008
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Silicon Canvas Laker Environment Integrates with Synopsys Hercules Physical Verification Suite. @+ f* t1 J: i  k
1/8/2008+ ~8 `6 z% _4 H* Y& Y) _2 Y8 X% @
iC-Haus Converts to Synopsys HSIM-XA for Its Zero-Defect Mixed-Signal Chips# \) [- I8 y' |3 T- e# b+ v
1/7/2008
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發表於 2008-4-28 18:37:05 | 顯示全部樓層
Synplicity推出全新System Designer:FPGA系統層級設計與IP整合工具) e+ O6 y* ]/ Y& F2 w1 E
ReadyIP計劃的關鍵元素,在實現電路合成環境下的高產能設計流程
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3 ~7 ~( p, E0 ?2 Y, g/ s; h【台北訊, 4月28日】半導體設計及驗證軟體大廠Synplicity®(納斯達克上市代號:SYNP)今日宣布推出System Designer™,元件獨立的智產(IP)配置和系統級整合環境工具已經整合加入Synplicity的Synplify Pro®和Synplify® Premier FPGA設計實現合成工具。System Designer™可提供用戶選擇,調整,和整合公司內部,及第三方提供的IP。在IP -XACT格式下整合IP,以輕易實現到不同供應商的各種各樣的FPGA產品,這些供應商包括由Actel , Altera和Lattice Semiconductor以及Xilinx等。此全新工具提供FPGA設計人員,利用IP和系統層級的功能區塊整合,以一個極具產能的流程,在FPGA上建置複雜的系統。  
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System Designer是Synplicity ReadyIP 計劃中的一個關鍵組成部分,其目的是簡化在FPGA平台進行系統設計開發時,IP的授權、評估 與使用。ReadyIP計劃能讓用戶透過採用Synplicity領先業界的電路合成工具中的System Designer,輕易進行評估和試用有意購買的 IP。( Z( z) X' Z; B! k& @
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Synplicity資深產品行銷經理Angela Sutton指出,「藉由最新的可編程裝置提供更高的密度,速度,專用資源和快速上市的優勢,FPGA產品已演變為整個系統電路實現的載具。System Designer的功能率先使客戶能評估眾多供應商的不同IP,並輕而易舉地建置在不同FPGA平台上,進而可解決顧客對系統層級電路實現工具的需求。」 . ?9 i5 c; o: \& X. Y

2 Z/ B& x6 K, h1 Y( Z$ j" HSystem Designer工具接受符合SPIRIT Consortium的 IP-XACT標準描述規範的IP作為輸入的IP,並產出高階的RTL程式碼和隨時可整合整體設計的電路合成的Synplify project設定檔(Synplify project file)。System Designer用戶可通過網路瀏覽器獲得授權,整合第三方提供之IP到Synplicity的合成軟體產品。使用Synplify Pro and Synplify Premier FPGA設計實現工具時,設計人員可利用System Designer瀏覽,並下載參與該ReadyIP計劃的Synplicity合作夥伴的IP,這些公司目前包含ARM,CAST,Gaisler研究中心,以及Tensilica,因此,很容易評估不同FPGA設計所需的IP選擇方案。 ! }5 V' p8 x: G' L
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System Designer是以開放程式碼的Eclipse為基礎,這是一項為提供強大的可擴充性所訂的世界標準。除此之外,System Designer工具能允許Synplify Pro and Synplify Premier的現有使用者維護,並發展已轉成IP-Xact格式的系統層級模組區塊以及元件,然後能在多種的設計和不同世代的FPGA設計中,重複利用這些模組。
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ARM處理器產品部執行副總裁及總經理Graham Budd表示,「Synplicity的System Designer使系統設計工程師將FPGA的設計工作向前邁進了一步,客戶將能夠下載一個試用版的ARM® Cortex™-M1處理器,並迅速配置和連接周邊的IP,然後自動產生可隨時使用Synplify Pro或 Synplify Premier進行合成的設計說明。我們相信對FPGA的系統設計人員以及我們既有的IP用戶將獲益良多。」7 s# z; |- R5 {" K6 g; q
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Tensilica行銷暨事業發展部副總裁Steve Roddy則表示,「過去一年,我們一直與Synplicity密切合作,共同開發此System Designer工具。我們相信System Designer工具將大幅增進系統設計師的產能,使FPGA設計人員能花費較少的精力在系統構建與整合上,進而更專注在進行系統的分析。」
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發表於 2008-5-7 16:31:22 | 顯示全部樓層

Synopsys 投資 PROVER TECHNOLOGY 公司

投資著重於促進全球鐵路控制、指揮和信號技術的成長
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    北京2008年5月7日 /新華美通/ -- 作為一家半導體設計和製造業軟體及 IP 領先公司 Synopsys 公司(納斯達克代碼:SNPS)與 Prover Technology AB 公司今天共同宣布,Synopsys 已向 Prover 公司進行投資。Prover 公司所提供的信號設計自動化解決方案應用於列車、轉轍器和信號控制的安全關鍵性系統的工程設計領域。此項投資將加快 Prover 的研究開發工作,並拓展其在歐洲、北美和亞洲地區的運營規模。4 c+ g: X. v: Y& n0 q6 W

: c3 S$ d4 G% d    信號設計自動化技術是現代化鐵路工程設計過程的關鍵部分,其中運用了形式化驗證方法,而形式化驗證是一種以數學證明為基礎的安全性分析方法。已有多項安全標準強烈推薦採納形式化驗證方法,例如,由歐洲電工標準化委員會 (CENELEC) 所制訂的一些標準,而一些領先鐵路運營公司也要求供應商予以採用,其原因在於:形式化驗證方法能夠提昇安全性和品質,並提供更為高效的過程,而無需採用成本高昂且耗時頗長的安全性試驗。擁有世界上最為複雜的鐵路網之一的巴黎地鐵運營公司的實踐已證明了這是一種價值頗高的解決方案。% J; c" Z/ u4 E. E4 q+ g" {$ h; _; h
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    “RATP(巴黎大眾運輸公司)和 Prover 自2004年以來一直在密切合作,”RATP 安全負責人 Pierre Chartier 表示:“我們的合作重點放在聯鎖系統和 CBTC(基於通信的列車控制)系統的形式化驗證工作。通過運用形式化技術,我們希望在保持盡可能最高的品質水準的同時降低成本。Prover 作為寶貴合作夥伴的價值就體現他們所擁有的在該領域中的豐富經驗。”3 R& _) U9 g1 `8 R/ _8 ]
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    Synopsys 公司戰略和合作發展部門副總裁 Randy Tinsley 表示:“鐵路系統信號設計自動化技術的成長,正在增強安全性和提高列車通行量效率以及降低成本領域發揮著至關重要的作用。我們對 Prover 的投資使 Synopsys 能夠把一些傳統用於設計整合電路領域的技術應用於其它行業。”1 ^2 \5 ]& o9 K

$ v% ?- w/ K. ~    “Prover公司目前已擁有廣泛的用戶基礎,並且它的技術解決方案在成為聯鎖系統規格和自動化設計領域行業標準方面也佔據著很好的優勢。隨著對環保交通系統的更多關注,鐵路行業預計將繼續呈現快速成長的趨勢。Prover 與 Synopsys 的合作關係將讓 Prover 能夠充分利用這些成長機會,” Randy Tinsley 接著說。
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    Prover Technology 公司首席執行官 Gunnar Stalmarck 表示:“與 Synopsys 展開合作後,我們將能夠抓住更多機會,開展規模更大和複雜度更高的項目。Prover 和 Synopsys 都是相關領域的領導者和創新者,雙方的合作建立了強有力的技術協同,為各自領域內日益複雜系統的工程設計提供所必需的工具。”
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