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樓主: kez366

[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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發表於 2009-4-7 01:15:14 | 顯示全部樓層
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
發表於 2009-4-17 19:36:15 | 顯示全部樓層
很好的東西...很細緻的解說唷~~~
4 Q5 R. u+ V8 P: e3 w+ x) H....感謝2樓大大的解說
/ C# f# b% S9 @& a) b% i3 ]....感謝3樓大大資料的分享阿...
發表於 2009-4-18 10:16:58 | 顯示全部樓層
谢谢大大的分享,对你的感谢无以言表
. D# x4 F- c4 Nthanks!!
發表於 2009-4-23 13:53:07 | 顯示全部樓層
謝謝大大的分享" |: x5 S8 J; o4 q1 @7 B
很棒的databese
+ O/ o1 o2 o3 [6 a8 ^% ^+ W受益良多唷& ?' ~' y# Y& M
發表於 2009-5-1 07:31:04 | 顯示全部樓層
最近正好有在學習layout PLL,受益良多啊!
發表於 2009-5-6 18:34:09 | 顯示全部樓層
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
發表於 2009-5-14 23:13:12 | 顯示全部樓層
PLL的layout各个blcok都需要很仔细的考量。2 G, u7 s0 c2 A3 X8 v/ Z% y
   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。3 x& G$ L0 ]8 n/ K, Y1 Q% K
1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。! X- @' D5 U& d0 E2 x
2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。
5 W/ F& ~) l7 U# D* R* j3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
發表於 2009-6-12 20:56:43 | 顯示全部樓層
真是受益良多~~# i2 {; d! d4 D
- S% d! B$ ~7 z2 |4 w0 X$ j+ ]感謝大大們的經驗分享~~
( @1 m8 ~6 g. N8 E( y( m" I: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X5 L+ x% Q& M. e
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
% ]; j8 W( j4 I( g: \- m* K: A( A$ z很受用; i
發表於 2009-6-26 15:19:05 | 顯示全部樓層
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
發表於 2009-6-29 16:53:53 | 顯示全部樓層
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
發表於 2009-7-13 11:09:38 | 顯示全部樓層
正好需要這份資料來參考!!! \% B! ?. k  S, g4 x6 s1 ~' M* V
謝謝大大的分享~~~受益無窮!
發表於 2009-7-16 13:33:57 | 顯示全部樓層
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,1 T5 b* c/ o( g, w6 F) ~  F8 N
感謝您們的分享,讓我增長見聞。
發表於 2009-7-20 19:11:32 | 顯示全部樓層

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
發表於 2009-7-22 15:08:14 | 顯示全部樓層
感謝分享資料,  j5 E( b! w) k& r* l  r2 h. ]
下載回來看看! % X0 w& m0 @: p) D8 ]" d
發表於 2009-7-23 21:30:26 | 顯示全部樓層
好人啊,分享资料,谢谢,正好跟着项目学习
發表於 2009-7-25 23:20:02 | 顯示全部樓層
有見地,學習了~
發表於 2009-8-9 11:36:33 | 顯示全部樓層
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
發表於 2009-8-19 11:25:21 | 顯示全部樓層
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
發表於 2009-8-19 21:16:54 | 顯示全部樓層
我的話   是把filter的部分off-chip說. x5 a# U& J4 `$ o- j0 C4 _7 b
也就是把他外接在晶片外  
0 U8 {/ h! O+ ~" o8 p; D8 y) }而VCO是核心部分 其餘的block就往右靠吧8 i( X0 w9 I" c
如果是divider兩端的訊號都會用到下一級的話
- n% P7 N% `3 ?7 o那訊號線就盡量等長囉$ K( ~& Y6 r/ X" U3 l4 u
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的. t# h, @) X( R0 X0 `
其餘部分   比起來  真的很小......
# d) |5 V! O0 z. {3 k: e3 C: L
& f' K; ]" F! b% T  e[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
發表於 2009-8-21 13:59:32 | 顯示全部樓層
感謝2樓大大分享
. S+ W3 s& y* y+ l7 X7 t* b8 N* X/ w* D* E' g
最近剛要畫此電路圖& V/ a! M+ D3 b- S5 w  p$ X
看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置
" E5 F, G/ g+ n+ f( E! f) _可以讓大家互相切磋學習  感謝
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