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[問題求助] supply clamp and I/O clamp ESD

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發表於 2007-8-1 14:36:21 | 顯示全部樓層 |閱讀模式
Supply clamp ESD need to  consider both holding and trigger voltage
$ o5 G( G& I' F( n) g5 QI/O device clamp ESD need to consider only tyigger voltage6 C5 H% I2 s- g$ C0 w! }

9 [/ }& i6 T! p' n% r) X% z請問這是為什麼?有誰願意解釋一下% [% w) c) W3 t
感激不盡
發表於 2007-8-1 21:10:40 | 顯示全部樓層
I/O is trigger signal,Vdd node is constact voltage,so consider holding voltage
 樓主| 發表於 2007-8-13 15:26:50 | 顯示全部樓層
謝謝你的解答 總算瞭解囉∼∼
' D! N* m( Y4 a# v+ T再請教一下, n; w6 ]/ t6 f' a& j5 a
假如已經有對VSS與VDD的ESD 保護電路
+ V' q- u* ?5 n" F+ R還要需power clamp電路嗎???
發表於 2007-8-22 21:16:59 | 顯示全部樓層
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
$ I8 S7 C9 F* k裡做這個 device??( H3 t( a5 o1 m/ Q
# I9 f, \4 y7 \0 {) m5 \9 z
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
& U0 y3 s+ Z/ C% e& m5 ^  r1 P: y9 I1 }" k全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳.... A/ {( W- c, m: K# |  Q
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度 2 a) ]+ T% t3 n  q6 T8 h
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,. {! L, y0 y# }7 o
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..7 }" Z% ~3 ^% T1 x% i5 \! e  B
: Z9 o, W. P% |3 j
寫了一堆, 不知道是不是您要問的問題...

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參與人數 1 +3 收起 理由
cuban487 + 3 Good answer!

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 樓主| 發表於 2007-8-28 12:08:28 | 顯示全部樓層
foundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device8 V! N2 P, U% p5 ?: j$ Q
經過你的解釋總算比較清楚~~
, z# l" r) m) `# j% W% L感恩~~
發表於 2008-3-13 18:08:06 | 顯示全部樓層
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表 * L4 D, o3 V' E3 F
foundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device8 [1 e( @. v2 u' Q$ E+ I
經過你的解釋總算比較清楚~~! N3 P1 k" d& x6 ^' @6 O, J; p
感恩~~
1 X5 u7 q" A9 V" H
) R2 Y/ l9 E  `: b

& F$ s3 P6 w9 O- m1 {如果fab没有相关的designrule,经验值是多少?
發表於 2008-3-20 21:56:52 | 顯示全部樓層
foundry的guideline基本上是1000um放一個,
2 G$ g" K7 x  x$ l1 Y實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
% Y# d/ Z! X$ B1 |+ V1 p而更先進的製程進一步規定需小於1 Ohm.
發表於 2008-4-12 01:10:49 | 顯示全部樓層
請問你們使用哪一種類型的I/O cell設計?
  z, G2 m" a; x$ |* c% L
7 x8 C$ d/ W" L/ V/ \* M  P1) Local cell (PDIO + NDIO) + RC trigger clamp9 `  ~5 Z4 b% G1 x$ }
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3 r  o; S1 F8 ?: \3) Purely GGNMOS
, d" Q5 I6 A$ s3 E9 [* o3 o, ~. }2 g0 v1 a3 O7 e: f
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
發表於 2008-9-8 23:15:28 | 顯示全部樓層

回復 8# 的帖子

看是哪一家製程4 Z% x. W- l5 m! N) D8 O
RC設計大於 100ns 小於 1us 即可! S& j, A% u" [9 L& ^
4kV 的話  NMOS 要化大一些
發表於 2008-10-23 09:54:54 | 顯示全部樓層
原帖由 odim 於 2008-3-20 09:56 PM 發表
2 x% ?0 l( A3 B& s/ C7 o( ?( Xfoundry的guideline基本上是1000um放一個,. ]% d; G. B9 g6 t4 Y3 _0 U& G9 z
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
0 J, @/ s8 I3 ^1 o而更先進的製程進一步規定需小於1 Ohm.

& j  A+ l5 Q+ n; p% R+ w' B( {6 d
这个我也听说过,应该是比较好的经验值!不过power clamp的metal 阻值小於3 Ohm,比较难实现!
發表於 2008-10-23 10:00:51 | 顯示全部樓層
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表 / D2 ~1 I: L8 N" \
看是哪一家製程9 h* R0 L$ Q2 f
RC設計大於 100ns 小於 1us 即可
4 O7 o; e! }" m4kV 的話  NMOS 要化大一些
3 I3 z* n6 j. ?+ g
0.5um process的话,到5KV没问题,0。35um以下4kv可能也可以!……………………
發表於 2008-10-23 12:20:20 | 顯示全部樓層
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...6 r" u( n5 e5 Z) b9 U
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
發表於 2008-10-30 14:55:57 | 顯示全部樓層
0.13um,要4kV?呵呵,有点难,不过论文上说可以到5K∼6K,可以查查看!
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