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力成科技成功推出wBGA DDP技術 提供DRAM堆疊最佳解決方案 預計3Q量產

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發表於 2007-7-30 14:21:06 | 顯示全部樓層 |閱讀模式
力成科技(PowerTech)日前宣佈成功推出應用於DDR2 DRAM封裝的DDP(Double Dice Package)技術,在目前的封裝設備下,藉由此項製程技術將可提升1倍的記憶體容量。此一通過爾必達(Elpida)認證傳輸速率超過1G bps的背對背DDP(Back-to-Back DDP package)封裝,計劃將於2007年第3季開始大量生產。
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/ E  j1 B5 a1 A# N/ v- G力成表示,DDP封裝內含2顆1G-bit DDR2,其11mm x 11.5mm的尺寸,與只含單顆晶粒的封裝相同,高度則維持JEDEC標準的1.2mm,小巧的外型設計確保封裝與現今的記憶體模組設計相容。目前已通過TCT 1000cyc及PCT 192 hours的可靠度(Reliability)測試,與單顆晶粒封裝的品質相當。
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, o/ a7 ]$ j+ P4 |, |( `於2006年成立的力成研發中心,目前擁有約100位研發工程師,並持續不斷地與許多像爾必達這樣的世界級一流客戶共同合作開發新封裝技術及產品。此次運用創新的封裝技術,諸如基板的設計及材料的挑選,促使頂端及底端的晶粒在相同的RLC loading下產生更佳的電性效能。
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力成技術長Ronald Takao Iwata表示,此一技術對DRAM記憶體客戶提供了良好的解決方案,尤其是滿足尖端應用的需求,相信wBGA DDP將會成為DRAM市場中最具競爭力的設計之一。而力成研發中心也將持續致力於精進封裝測試技術發展,並對客戶提供最經濟且高效能的封裝方案。9 r/ K1 h$ G8 f# E8 g. Q4 k! g7 l

' F: t: a$ v, L5 _& S, X* U近期市場出現許多DRAM堆疊技術解決方案,如運用solder ball連接方法做封裝堆疊、Tessera的μPILR技術、運用RDL(Redistribution Layer,將bond pads的位置從中心移至周邊)或是TSV(運用Silicon Via)將晶圓層層堆疊。然而,鑑於封裝堆疊過程中易產生額外的基板成本、平坦度考量、RDL及TSV成本過高等問題,使得上述解決方法,距離技術成熟的階段仍需相當的時間。
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. A! i$ C) e5 D* J+ A9 A0 @力成指出,針對多晶粒(MCP)封裝技術,由於Flash的bond pads位於晶片的兩邊,使得焊線較短,加上背面研磨(BSG)過程較不易造成損傷,即使是厚度20μm的晶片依舊可行,故使得Flash產品較易應用於晶片堆疊技術。然而DRAM的bond pads位於晶粒的中心區域,加上背面研磨過程中易造成Cell損傷等問題,使得DRAM晶片堆疊遠較Flash困難。
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; G" p  q8 c+ ~" m0 }% d針對前述問題,力成wBGA DDP技術最適化的基板設計,使得頂端和底端兩晶粒發揮最佳的電性效能;其獨特的背面研磨製程控制,可將DRAM Cell的損害降至最低;此外,藉由封膠材料挑選及過程控制,可減少線彎以及膠體彎翹(warpage)的發生。力成表示,此一技術創舉將激勵該公司的DDR3 DDP、DDR2 QDP、低成本RDL替代方案,以及Tessera μPILR封裝技術方法持續的研究發展,以提供客戶更先進、經濟的封裝方案。
發表於 2007-7-30 15:59:46 | 顯示全部樓層
力成推出wBGA DDP技術! |9 f; s7 Z8 J: S; p
http://neataiwan.com.tw/news_view.asp?Nclass=10&N_no=26101 R* E4 P5 ~* u
& J- M* W" S7 d( Y2 k" ~5 ~
上DIE長達6mm的bonding wire會與下DIE <1mm的bond wire 有相同的RLC loading?
; t  D! T) U! H6 L: ]" t(除非上DIE bondwire又粗又長, 下DIE又細又短, 但是又粗又長的金線就很貴了...)
4 L: e8 `' K. Q# ^) f利用基板PCB上走線來balance, 想必基板PCB layer數一定不止兩層, 想不增加成本也很難...
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