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[問題求助] 如何讓 current mirror 做的比較準確?

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發表於 2007-7-3 09:16:57 | 顯示全部樓層 |閱讀模式
4Chipcoin
當 current mirror 呈現 1:200 的放大倍率時,/ D. R% e. Q% V
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?, O3 K! B: m# `' ^% @- J5 o, J3 i
因為  process 變異的關係, 所以這一部分的誤差還相當大!1 j% w# H  ]; u- q, U
該如何避免?0 S' C5 t, B5 }9 m  ?
又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?" K! Z8 W' Y+ t( ]
該如何克服?

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參與人數 1Chipcoin +5 收起 理由
monkeybad + 5 值得探討的好問題!

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發表於 2007-7-4 17:12:03 | 顯示全部樓層
可以試試用casecode的方式2 m; m3 ]  b1 w' w# W' ~6 H
; D0 b/ d) ^7 q" F- Z$ f- x
不過之後的layout才是重點核心的部分3 l! Y2 G  x( p& Q. a: g7 c' a
& ~  |: [# ?6 `! d! J3 ]* y

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參與人數 1Chipcoin +2 收起 理由
monkeybad + 2 感謝經驗分享!

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發表於 2007-7-4 23:18:32 | 顯示全部樓層
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點6 U" \+ S. g3 @3 b2 i- r
   各channel再做1:20(1:50,2:100)& t2 X' {# `* }) Z$ k$ e( f
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
1 h( ?* F  s2 O' X: v: Y  v" A  X   calibration cycle
; I) b( u" e! E2 U5 D4 _3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!! ?9 V7 B5 T& w6 g7 a
4.元件的L,W 也要選安全一點的range

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Good answer!  發表於 2022-8-22 03:59 PM

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參與人數 2Chipcoin +3 +5 收起 理由
monkeybad + 3 Good answer!
mt7344 + 5 Good answer!

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 樓主| 發表於 2007-7-5 09:17:56 | 顯示全部樓層
1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!+ Z3 Z7 L; J1 v  n* G5 w3 f* e
2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!- B0 }) k6 `! }
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!: L! g. h0 c! l4 n( i7 ?) p
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!
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發表於 2007-7-27 17:48:13 | 顯示全部樓層
先把八個channel做相互做match
0 |' A: r" _; N' O再用一顆OP取其中一個channel電壓做鎖定$ @, w' [! Q  |& ]6 N

) X; Y: x* p% q提供一點個人意見
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發表於 2007-8-23 23:25:31 | 顯示全部樓層
這個問題在 LED driver 會常常遇到
  s" E' m' d" v/ E, I% R0 ]# d; E5 q1 P5 T8 W( U
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制3 g- g; s( V' K" X
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知" x9 A$ f( [2 Y  B$ |1 y
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
- h/ R6 b2 ^+ ]! F/ ^; I鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
% k5 [, b, @6 y4 u$ R另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
' E% @) @( n6 a! v並減短設定時間5 `2 w: h6 I$ T4 Q
/ V( K# [9 S  @5 M$ }( e: N' u
channel 跟 channel 之間的差異定義為 bit-to-bit error# L8 C( T( [0 y$ ?- G" ^) v, l1 u1 n
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
9 I% Y" V. H, n2 [" C" I- Z. t0 s9 a  Y! O8 b
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,9 z# i/ Z6 g" L( B: n
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)# k, I. q# R6 S! O$ g  E1 u
! x, h- q' r8 c* i2 \# F7 `
溫度所引起的電流變化, 主要是改變了 VTH(T)
. ?& A" w$ j8 v( {5 [這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
# Y# ~( y/ h! b9 A6 h) y. J1 E9 X然而, 溫度方面較麻煩的難題在於 package 的選定," n% {3 r) o8 h7 i2 K7 R" |
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,8 ^0 G+ W/ t  }( a
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)& N$ h- C9 f* X4 O7 k
選用的 theta(j-a) 必須確保在
, U: V+ ]+ }' x+ J4 U* [' L" ztypical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree$ E* x6 Y" ~& N2 [/ U
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

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參與人數 1 +5 收起 理由
mt7344 + 5 Good answer!

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發表於 2009-5-1 14:08:48 | 顯示全部樓層
除了電路設計解決外,  Layout亦是關鑑8 E4 o8 P4 M5 I
# a' t5 v) c  J  D. Y; y3 f
1. layout 單元化(Unit) 以此單元倍增減8 t5 a* A4 {3 k7 P# p7 W
2. 元件W/L盡可能最大化 W>5um, L>3um或更大, Y" T7 J+ z& \, `$ z
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
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發表於 2022-10-12 19:55:32 | 顯示全部樓層
謝謝大大無私的分享,感恩
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