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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
7 ]. J- B- b, _' ?. p因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,. q0 ^" h0 X! d
希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿
$ Q( U. D2 @% e可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?
; ^! H( x& F. {( ^, L我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,: T; W4 X9 \/ e  x4 g% _  s/ o
是HBM2KV,MM200v,. E3 a8 d# ~. N3 [$ M( K3 t' ?. C
如果能給我一個答復,我感激涕零,
- X  {) Z* J" k' h5 \4 [但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!
) k' ]$ d/ X1 w' |PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
5 n) b  s+ t8 V# L7 v/ @再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!! n! ^! v3 H' O8 e6 E. r
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,  s* O- P2 `3 v
不過不同的工藝,我是怕ESD的rule待會不滿足,
, o3 g' Z: b$ b/ D1 e/ N, D比如説D端contact到gate poly的距離大致怎麽來決定,
: x( W+ r- y6 y2 O8 r8 ND端或者S端到guard ring 的距離我又大致可以設為多少呢?
' |4 U$ Y! L( P' o2 u雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?$ {4 z. c7 J& k
版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。
$ a" k: q5 d8 `: t, P2 k每家的參數數值都不太一樣。& M( T6 i3 q/ T- ~( X. ~9 z7 @. @0 M! x

+ A' j0 r5 Y2 Z# _2 e4 }) ~如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。! B+ E# M5 V" y  z- F* X8 q5 O

2 m3 [; e; l- w- d9 d, b& {$ bsource contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。
8 k6 m  |5 D4 C& V$ o- D' H5 m5 _% i: j7 Y5 P# U
pick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design
0 M: n! i; r/ E6 e5 {+ xguide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复
2 D, |$ \/ T5 ~/ ^) c5 q嗬嗬,我在题目里有标说是现代的哦,
; M& @9 q5 L8 M' s" G$ P# x其实有时候代工厂可能没有你现在要用工艺的esd rule,; S+ N& q) r: z+ W# n( Z
所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!1 [- x' _! {, K/ y- N1 r4 y  c
謝謝版主了,又了解了新知識了呢!
) Q7 |4 C$ a9 M5 D. N扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表   S& n9 f# `- I1 {+ J# v
其實用普通的 CMOS ESD protection 就可以唷!!; f% ]% x& _; s/ t: A2 f
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
$ J0 R" f& S+ a' r' I+ h7 p. ~再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!: ]6 D) n+ W( ]4 P3 z1 H6 ^) W
不過  大部分的人 PM ...

- \* Q* i  x& N/ w/ f8 |1 J* B: g+ ~  s
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
) U; E* S! K4 S3 S5 A' H# a10V/per 1um width

6 V, {6 t( O0 M: G, G1 `$ ^/ B
( K+ r6 D: V' z9 ~) a8 M3 j& O6 N这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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