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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › PLL 的實現方法?
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[問題求助] PLL 的實現方法?

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kolong
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1#
發表於 2007-3-17 11:29:24 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問cpld可否能把一個input的frequency倍頻....% t7 w& C& {3 k3 K$ w
倍頻是否只能用PLL的方法?
8 P' {+ g0 v1 w最近遇到這個問題...想看看各位的看法..
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2#
發表於 2007-3-17 12:32:25 | 只看該作者
答案是可以的, 只是就以成本來看的話划不來而已
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kolong
3#
 樓主| 發表於 2007-3-17 18:11:03 | 只看該作者
用cpld的話...
: k/ ~/ m  U; teffort會有多大呀....有沒有一個概念的數字' u, U8 {5 o5 ^* l# Q! u9 s
另外...如果input的頻率很低(60Hz..)...; f3 I+ `, U3 R8 q! x
cpld還是有可能做到嗎...
) ~) K3 h! K% i8 i. F因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻$ e& W- y( K( D5 ^7 C5 B

* ~9 C# }( p& U1 N) f[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]
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4#
發表於 2007-3-18 12:42:19 | 只看該作者
你可以上中央圖書館查一下, 有一篇碩論論這一件事.
+ |* A2 ?3 _0 I2 X# e* W7 P. f, u; f. }- ]* [- B
輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對
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kolong
5#
 樓主| 發表於 2007-3-22 21:18:20 | 只看該作者
不是要用市電的信號...
  N# p5 n, I4 x/ G是要用panel裡面t-com的v-sync來同步led driver...
5 E" D. [  c. f3 g7 Z. @所以不是clock generater的function..+ E! P/ ^) w: D% D. p
目前我是想用cd4046...不過filter方面就傷腦筋了...
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6#
發表於 2007-3-23 08:38:34 | 只看該作者
如果你能講的更詳細點的話, 也許可以幫上忙也說不定
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kolong
7#
 樓主| 發表於 2007-3-29 20:45:31 | 只看該作者
搞了二個禮拜的CD4046 (PLL)..還是覺得無解....! p2 B  @8 d& z
我的function如下..% r  _: u# d+ _" r
用60hz的frequency去產生2.457Mhz 的frequency...
; H- B# T5 i. V* u' z2.457Mhz是要給LED driver當clock input用的...
# k; i5 G* P" Y$ p( S4 S3 m這樣LED driver所產生PWM才可以跟V-sync同步...  ~# @1 f* p( y, V# h1 A
現在遇到的問題有下列幾點..
: a! [1 `  j6 u' o& y( D4 H! b( i1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz../ g4 w* A( J6 [' Q( X
   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
1 O4 v% F2 E0 Y9 j) [3 t9 P: G   noise就比1mV還大的多了...
6 Y' J- O1 e' x+ x2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
% `0 R) T6 t6 S' \   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
% m" n9 b9 E( U. d7 d   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..* Q1 \3 x' o7 O( O6 E* U: A. N
# v  }: `" _) S) d; m5 ~
不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)
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8#
發表於 2007-3-30 10:19:15 | 只看該作者
如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?
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9#
發表於 2007-4-11 13:04:31 | 只看該作者
個人看法:7 ~7 i8 P, E% c5 l$ t
將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?
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kolong
10#
 樓主| 發表於 2007-4-15 11:53:38 | 只看該作者
其實用PLL產生2.457MHz的clock給led driver" b$ w$ Y4 Q/ V! T% `6 \# P: z2 ]
最後所產生的pwm還是跟v-sync不同步啦...
" S# J# g! U3 J7 D2 a; I所以現在改變做法...
7 `6 Q/ X  x0 `; ]5 |直接用60hz產生600hz的pwm...
+ ^6 n/ L3 q3 m# h- G' D( eduty就一直去sample  led  driver的pwm就可以了..: _. T& {2 r* L9 T# X8 R
目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..
- m/ J6 o$ z. D) t% K
1 H- G. R  i  w' s+ J/ a感謝各位先進的幫忙呀
$ O  r& i+ I4 r6 j  G) p
8 o" J; ], D9 U8 s1 _另外...想做一個shift的function..
$ y! h: Q5 u. l9 m* t( [led  driver的pwm進來...送出去的pwm要shift 60度或120度..
9 t5 i3 Z0 W+ t- A( |是否有比較簡單的想法呀...
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11#
發表於 2007-4-16 14:14:29 | 只看該作者
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?
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zanthia
12#
發表於 2007-4-17 13:09:06 | 只看該作者
如果 jitter 要求不是很嚴格的話,; j! S4 w1 W/ G! f
利用 74297 的電路來參考 60Hz 或許可以;
* C, Q6 ?4 E: ~DCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...
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kolong
13#
 樓主| 發表於 2007-4-18 20:13:09 | 只看該作者
原帖由 tommywgt 於 2007-4-16 02:14 PM 發表 0 l. \8 T! j  @9 b/ l# L
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

" W) w! n) G; m! o( W1 D! r0 p8 k

% P; K/ k+ R$ q5 E想法是這樣沒錯啦..
: A' \9 k3 t. A/ f. u& L. N' P以2.457MHz的clock來說...2 K0 h5 K  ~& I# j& V( V+ |. w
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的): @+ `' j7 f3 ~
shift-->one counter% L* u7 n7 s- [! s
memory high-->one counter; m8 q  A; p( }
memory low-->one counter; _1 R% B  u5 l$ T8 n
我目前是要用到四個counter...' S4 `# t, @* v+ k4 K3 O
不過這樣做起來感覺很不好...- Q! L6 n/ G, i8 Y4 i

8 c: d, S( W" G而R G B各要一組shift..- q: P9 A% D* E) @9 I$ K9 e; v# V
128microcell已經被我寫爆了...唉.... " `8 l3 T* A0 b1 d& ]! \6 S& m) W

* H$ x3 z" W! o! G6 o% p其實光是寫同步的的code...128microcell就已經被我寫爆了呀5 @7 t& q& H  i) j
(目前是用lattice的 iM4A5 128/64)1 _0 f  ^$ b; A) i; G' A8 P) x/ N

( `9 `: y2 ]  D7 N0 r* p6 \所以才會問各位先進是否有其他的想法.....
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14#
發表於 2007-4-23 16:18:35 | 只看該作者
128microcell在一般的應用可以放一大堆東東也...' R( J: L$ x, F4 ~! z
你的design很大嗎?
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15#
發表於 2007-4-23 16:30:00 | 只看該作者
也...回到你回的問題...
1 q8 ^( {$ {- U* a9 e# t要做phase shift可不用改到duty cycle啊...
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kolong
16#
 樓主| 發表於 2007-4-23 19:49:01 | 只看該作者
原帖由 tommywgt 於 2007-4-23 04:30 PM 發表 " ^4 a; J& s/ Q/ P% R2 H4 o
也...回到你回的問題...# G, t. h* Y( g& o- |
要做phase shift可不用改到duty cycle啊...

( w# o$ a: I! D7 @9 N2 T. L0 m  `4 u" h' G* n8 Z& h4 N
; ~" k2 e6 u! ^" S* {) c3 q  J& o
其實我shift要做....duty 也要改..# q) @* \0 @1 t. H8 D* ~
所以才需要那麼多的counter...
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17#
發表於 2007-4-24 10:25:35 | 只看該作者
願意把所有的規格列出嗎?& s4 l0 ~" m( s
也許可以放到64 micro cell也說不定...
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kolong
18#
 樓主| 發表於 2007-5-9 21:02:13 | 只看該作者
RGB三組pwm要用到12bitx34 P# R8 r0 b6 K% g3 G$ `! x
output也要三組RGB 12bitx35 p! v) B9 A/ g& v0 _
同步需要一組12bit counter
! I/ F" ~9 [* l9 ^0 |
* I5 ^# s2 D. C) z/ Q! S* K6 _其實我用到的reg..大概就要180個了
# r% G6 {$ S# q7 y5 g4 X9 U所以64 microcell是不太可能啦...
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eject
19#
發表於 2007-6-8 19:19:44 | 只看該作者
問一下下...
  y% U  a8 W7 f4 }+ }
2 ]  S& {7 |- B( j. F$ |你有HSYNC可用嗎? MODE 有固定嗎 ?. g- I4 b( N: J. m
有的話至少已經上 KHz. w1 i* `  W0 s7 f+ ~  t( f
而且就倍數來說一定也會跟VSYNC同步吧
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kolong
20#
 樓主| 發表於 2007-6-10 18:39:08 | 只看該作者
原帖由 eject 於 2007-6-8 07:19 PM 發表 ! M5 G- o- F  n5 f9 Y
問一下下...
  E& T$ R8 c1 l
- N0 k: [. \5 \: T: ]# j0 h5 T% @你有HSYNC可用嗎? MODE 有固定嗎 ?
9 e4 B& t) n9 Q有的話至少已經上 KHz
5 x/ J: h+ `' R+ r. O- V" y而且就倍數來說一定也會跟VSYNC同步吧
+ L$ w* C" r1 f

* l' b2 L' L3 ?& j0 o
4 l; @, I' r7 F- ]* t& L7 n) r是有H-sync啦...
4 L1 i& x( {: f. m, o9 y不過不能用h-sync來做...
9 a8 a3 A) I4 W: w5 C2 U因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.
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