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樓主: addn

[問題求助] uart 16550 FIFO問題

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 樓主| 發表於 2007-3-23 11:02:18 | 顯示全部樓層
您好- a# q/ g) A3 p% B! y9 p- R
依讀取狀態來說,/RD負緣鎖住empty訊號
# {$ ]0 T/ w6 C而剛好發生metastate,且剛好時間超過/RD默波的週期
3 ^# b2 N  ?7 S# \. c% K: z) g那讀取到的empty不就是錯的嗎 如下圖

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x
發表於 2007-3-23 11:42:09 | 顯示全部樓層
這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出
 樓主| 發表於 2007-3-23 13:43:22 | 顯示全部樓層
您好2 h, Z# H1 }/ O! K3 H
所以是否如我37篇所講1 @" W! i6 p( p8 f" b
這樣的設計會有問題,因為無法保證發生亞穩態的時間
, |/ }& D( x1 `. O* _$ t4 Z比/RD,16*BAUD週期短
9 `: Z$ r: A) K. t: @
  C) l: `* P6 w. T那麼這個問題不就無法解決,因為empty可能再任何時間點  V6 Q3 p, k; |% l7 P8 N+ z* E5 N
發生變化,而/RD脈波也可能再任何時間發生
" n: w7 s, [: V  P- s" }+ ~+ v  J
請問這樣的架構,有什麼方式可以解決這個問題. d. `8 n1 j1 K: m# e, h: H

- `* N) I; z  l0 L5 }謝謝
發表於 2007-3-23 14:33:38 | 顯示全部樓層
就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.9 D, w4 g* [: d

6 }* b2 z9 k, ~另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看; n. [) Y5 D# P. ~
9 o/ o9 x/ d) {4 s; h
也許這樣子會比我們在這討論的有效多了
發表於 2007-3-27 10:46:51 | 顯示全部樓層
在opencores內是不用註冊的, 直接以cvs下載就行了

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 樓主| 發表於 2007-3-27 19:30:40 | 顯示全部樓層
原帖由 tommywgt 於 2007-3-27 10:46 AM 發表. l( _. w! [$ a
在opencores內是不用註冊的, 直接以cvs下載就行了
4 u3 M# k. o8 G! P9 x9 u
0 R/ c) P" O4 C& ~4 T1 }
原來是要選cvs選項就能下載
; o2 n! w5 b# C( l+ ~* E0 m8 o9 B, g1 s' U4 ?; c7 H
謝謝 版主 大大回覆
發表於 2007-4-10 17:18:22 | 顯示全部樓層
你找找這篇文章,simulationg and synthesis techniques for asynchronous FIFO design ,by clifford E.cummings。這是一個很好的文章,肯定對你有用的。資料不在我身邊,所以不能帖上去了
發表於 2010-2-1 10:03:59 | 顯示全部樓層
好深奧的一堆問題...有看沒有懂= =
發表於 2010-8-15 08:33:22 | 顯示全部樓層
不知道有沒有類似過慮器的架購,謝謝!!!!
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