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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於Verilog寫法如何寫一個buffer
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[問題求助] 關於Verilog寫法如何寫一個buffer

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celadon
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1#
發表於 2008-8-18 15:31:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
抱歉..我剛學verilog..
4 C! X, E1 P; f. @3 F5 [' L9 v8 ~請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?- U2 x  X. j4 L! q5 f  k
/ `3 v. Z" c1 g  [8 h
[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]
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2#
發表於 2008-8-19 11:41:46 | 只看該作者
如果不是latch base的design不要用latch，你要的答案可能為：! @8 r4 ?4 r7 q! d( m
module buffer(8 c! V0 i4 u! ~* d0 u. Y
input I,
. J# l( h: g2 `. [" ]  Y! t. Routput O1 B* Z( q* z' a: u; {+ t6 N/ ~; _
);8 s& s% t" ]' i: Q* A$ P  Z
  assign O = I;# D; Z4 u; V  {& E: Y
endmodule
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jungswee
3#
發表於 2008-10-7 13:03:57 | 只看該作者
二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~
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treebug
4#
發表於 2008-10-21 11:11:28 | 只看該作者
再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.
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5#
發表於 2008-12-1 10:54:15 | 只看該作者
讓他反向再反向 0→1→0
$ B/ K& o* [$ @( a+ C' A2 ~( h/ e: J; t* C& \9 F
2樓大哥說的也行.................
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6#
發表於 2008-12-14 23:15:55 | 只看該作者
恩
7 b" u5 s( a& D2 C1 ^- ~4 h這個很簡單
3 x4 ~# c: U- W9 q; J8 g3 o: u% C書上都有~~也有一堆資料~~~多多學習&&
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7#
發表於 2008-12-16 11:35:43 | 只看該作者
真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲* X" a; U) S, r) {( J: `
這樣可以再合成後看到一各* Y. V  N8 V( }8 {
不然你寫成LATCH也形
7 q$ L5 F, d$ O4 P2 }; H如果只是確認延遲狀態而加BUFFER1 m) N0 V$ x" m9 F& a5 q3 A: F
你乾脆加各延遲比較快 又不會增加design 的gate
2 w3 Q2 ^1 e. p# A3 E( h: A) Q/ _
$ e5 f+ f/ s; a1 o7 Y3 G8 {4 X[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]
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8#
發表於 2008-12-19 09:07:34 | 只看該作者
Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

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9#
發表於 2012-6-27 18:00:08 | 只看該作者
回復 8# jason_lin / n  e; u$ n# a" E8 R

% l% Z' F; ]" y: d$ `4 k1 `# H7 b; a6 S$ K- C4 K, h% l6 b
    受教了~謝謝!!! e  m. T. W' t, Q, Y: E4 y
    大家經驗都好豐富~
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10#
發表於 2012-12-3 13:33:42 | 只看該作者
感謝大大分享的資訊1 G/ F+ G  E- ?1 D/ ?8 s2 E

9 J0 ]& V8 O1 W3Q~~~~~~~~~~~~
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syuan08
11#
發表於 2015-7-1 17:20:08 | 只看該作者
* ^$ F6 M5 {5 M7 P) U( B2 @. T& a2 [
感謝大大分享的資訊
" @6 p! d; ]1 a0 T4 }$ I; X3 O4 k( o' p3 _8 y; l
3Q~~~~~~~~~~~~
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12#
發表於 2015-12-10 16:13:39 | 只看該作者
如果要做串接的話需要將電路KEEP住喔!8 D7 w# Z3 W0 L0 @1 l9 D" @
不然板子會自動將電路做優化~
* p3 @( s! s3 e& f% k% O串再多都沒用!
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13#
發表於 2021-7-30 08:18:50 | 只看該作者
如果是純verilog code設計 就加delay7 a8 W* @* n- Z; I% @
如果是後面合成 cbdk有delay cell可用
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14#
發表於 2022-3-8 09:51:21 | 只看該作者
感謝大家的分享" R8 e$ N0 {7 r! g( o
剛好也想找解法
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