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[問題求助] 關於Verilog寫法如何寫一個buffer

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發表於 2008-8-18 15:31:25 | 顯示全部樓層 |閱讀模式
抱歉..我剛學verilog..9 _, @- [( S  e; V6 F2 E2 h! C
請問在寫behavioral model時,一個buffer的功能可以用latch的方式來寫嗎?
) \  t1 j' N4 v! x
5 [+ ?% @6 {2 b[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]
發表於 2008-8-19 11:41:46 | 顯示全部樓層
如果不是latch base的design不要用latch,你要的答案可能為:8 N4 V. t+ `6 z: ^3 G( R
module buffer(
) n# Q, g5 i- Jinput I,
+ z* V% V7 M% ~5 e( M+ Woutput O* U6 e! W9 r6 e9 [  }
);! v1 o' `" ?; p  e! K
  assign O = I;8 g: e8 f+ k& D$ W% U0 Q
endmodule
發表於 2008-10-7 13:03:57 | 顯示全部樓層
二樓說的很對,樓主還是好好學學基礎知識吧。這個很簡單的~~~~
發表於 2008-10-21 11:11:28 | 顯示全部樓層
再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.
發表於 2008-12-1 10:54:15 | 顯示全部樓層
讓他反向再反向 0→1→0
9 g3 ?7 s/ X" N% Y6 b* D. w' }1 k6 Q& h% g
2樓大哥說的也行.................
發表於 2008-12-14 23:15:55 | 顯示全部樓層

  @- w8 P/ ?; o! c7 N這個很簡單6 o( z/ `7 n4 L- |
書上都有~~也有一堆資料~~~多多學習&&
發表於 2008-12-16 11:35:43 | 顯示全部樓層
真的使用BUFFER的話,2樓大大那各就是 4樓大大還可以實現合成之後的延遲
+ w9 U% u- c3 j) f& `6 i% d# W這樣可以再合成後看到一各
8 Z5 D: r8 {* H  j; B: n不然你寫成LATCH也形/ x; U' ?7 ^) `' ]
如果只是確認延遲狀態而加BUFFER6 Q* P$ r' R2 g
你乾脆加各延遲比較快 又不會增加design 的gate& M0 j5 ~/ d0 J2 y/ q) f

  `6 U6 S. ^) d* d  {4 r& R' \[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]
發表於 2008-12-19 09:07:34 | 顯示全部樓層
Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

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發表於 2012-6-27 18:00:08 | 顯示全部樓層
回復 8# jason_lin
- j, L& M, O7 {; N6 D
. M: {) g* ]8 @2 Q+ {) @' C1 i' _3 Z" t$ k- s) Z
    受教了~謝謝!!- C! _- u: {" m1 g/ g1 p( ]! h
    大家經驗都好豐富~
發表於 2012-12-3 13:33:42 | 顯示全部樓層
感謝大大分享的資訊& K, S7 ?8 W" i" ~
' Y% e, a3 e' x3 Z' N
3Q~~~~~~~~~~~~
發表於 2015-7-1 17:20:08 | 顯示全部樓層
3 H3 b5 I% y, t9 s! r: r- F: U0 F
感謝大大分享的資訊
: `; L3 p  _* P) u: b- c: U* `/ u+ ~" S( K: [
3Q~~~~~~~~~~~~
發表於 2015-12-10 16:13:39 | 顯示全部樓層
如果要做串接的話需要將電路KEEP住喔!; b( \& O& Z; K0 g4 a; ?+ {2 ^. L
不然板子會自動將電路做優化~% S& \' |. c9 g4 q
串再多都沒用!
發表於 2021-7-30 08:18:50 | 顯示全部樓層
如果是純verilog code設計 就加delay
) L8 T- `+ r8 w$ r* ~' ?如果是後面合成 cbdk有delay cell可用
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