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ISE初階課程
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ISE design flow,
- H8 r. z- P9 S% C) a6 G% odesign constrain, 4 Z0 O) i) C% |- A+ P
RTL / schematic design, 4 w1 q$ y8 }! x& |3 M3 b6 Y
FSM design and optimization,
$ b: m! p, l$ z8 Z! Xpin assignment. 8 p/ v* Y5 k0 G V; s4 |
* u7 X7 q' r. A& O. F# W+ G
ISE入門介紹,由RTL code 或schematic開始一個新的ISE project,了解目前最新版本ISE 0 D, M4 ]0 T! }* e% h( C$ _/ \7 ^
10.1的新功能,協助掌握ISE流程每個步驟是作什麼,並了解相關細節,指定FPGA腳位,到最後
0 X. ]5 }+ ]: A0 r" V0 f+ U實際在FPGA硬體驗證。透過ISE圖形介面操作設計有限狀態機(FSM, finite state machine)7 C- S+ }9 T( n- M: {
,設定ISE運算處理策略等。' q9 ^, @; ~4 y- Q. d/ ~+ X6 n
4 l0 n7 }$ n- F& s; A+ e
ISE進階課程
5 r& b9 x' H0 `0 x7 RContents:
% `9 O3 Q: Z+ z* vtiming constrain and reports, 1 x8 d+ A+ o% X7 M1 V
FPGA editor, : g5 _* T+ u4 G* L+ J4 \
NGC / EDIF project
; g$ A9 q% h) H7 `0 K" I$ V3 k4 e0 u( n4 N. T7 P6 e
ISE進階介紹,了解timing constrain設定及如何讀取相關report得到必要
; a- k( l3 u/ N' I5 i6 s) g的訊息,讓我們可以增進設計的可靠度及效能。介紹ISE內FPGA editor軟體。
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預計八月底台北開課(交通捷運便捷)
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* C5 e' S- u4 N" Q若有意願報名者
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& h5 D9 q' s) g; X. K' W可來信洽詢~. B% [) j: n8 U
flower18kimo@yahoo.com.tw |
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