關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
0 N: _4 T( c& O2 V- Q! Q- ?
9 G7 o1 y) ?4 K% H7 F6 G2 DWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
7 @" \4 ^0 J. K若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
% P6 m# ]. E1 O+ V. T了解了
感謝你的解答
7 o1 a5 Z- X5 v+ V6 @-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:
5 e' E3 a9 D2 W
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
" h9 [% @. Q3 m  `) f+ GInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
1 @- T+ `, q- r/ Z( `! A         to break a timing loop. (OPT-314)
% K4 W# X& p* ]6 g
要怎麼判斷這些warning是必須要解決的
. b/ T* T% J$ K5 v# v, ]因為我還可以把波型合成出來
可是我怕最後layout部份會有問題
% `2 ~/ y4 q5 ]: @
[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
$ e4 F! ~& @* d2 v如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
; F, P2 t% |* }$ l0 v: g6 [6 J, z還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
8 ]8 N; U) V& s6 q! j3 V8 p% ]我應該要怎麼修改才好
' q$ s4 ^5 M! I+ w
assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
4 V3 @# H& t) ?% p/ p1 \6 A
因為是用工作站轉出netlist 然後再合成波形
6 e" n) S% u) O會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.