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[問題求助] 請問latchup的正確講法

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發表於 2008-3-19 23:59:01 | 顯示全部樓層 |閱讀模式
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
9 v. j! I$ _2 S' Z請知道的大大回答我 謝謝
發表於 2008-3-20 08:22:59 | 顯示全部樓層
hi~9 `3 R! m* y/ ?8 @
電流太大,形同短路# e) j, r! i' B- W0 f
所以直接說VDD與GND SHORT
發表於 2008-3-20 08:28:29 | 顯示全部樓層
我對這問題的理解如下:: b4 W1 o" Q6 {- ]7 u: p/ h

; u$ H& [+ e1 w; Y1.* F& ]8 b; u; o+ u
CMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....
( c: p2 z; U! k; s9 w比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關) D3 \% S0 s  q1 w
如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果)
# F3 ?- ?1 K: V輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...2 w! k7 Y$ n* p9 }9 I) ]0 |

3 Q8 |9 v5 u& {' C2.  我原本預期電流只會在基底的表面流動.' m9 w4 j, J3 w
     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)9 ]( @6 J+ Y. p6 F% _7 i. L
     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)  K# I( p1 i2 i, A
     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白...3 a: p" B& p( i/ x
     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, 1 }1 x7 V/ N. V" a8 \
     Layout上常見的作法就是每隔一段距離就要打 contact上去& Y0 y. C8 ?' R. n6 @) M% }& K7 F: m
      主旨就是在降低 Rwell電阻.
! [/ C/ T- ?' d7 B  p, O     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.; _# Q5 i5 q6 E5 k! N' s0 ]# {
# _6 a% W$ y9 Z9 v# [
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
7 w- B. `. q# o/ D6 e8 @
0 }3 L9 x! s: B) N8 ?+ b1 Y[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]
發表於 2008-3-20 10:07:04 | 顯示全部樓層
請問一下什麼是SCR呢?! ~$ U6 w# K; ?7 G
**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
發表於 2008-3-20 13:09:59 | 顯示全部樓層
SCR:矽控整流子: ~0 Z$ e# r+ L% O; L" c0 R
其實就像BJT,只是它用來做開關而已0 h, g' F& j) z, t' j# c) f
但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止) P0 ]# S7 v7 d+ g* }' b# o
典型的SCR開啟時間是1us左右,關閉時間約5~30us
發表於 2008-3-21 12:00:58 | 顯示全部樓層
这几天老听到说片子LATCH-UP了,但是我从书上看到的,这种现象只在PMOS NMOS之间容易发生,若单种MOS管在一个地方的话就不会发生,是吗?对于这个问题我一直不是很理解,请各位指教指教~
發表於 2008-3-25 10:23:02 | 顯示全部樓層

回復 5# 的帖子

Thanks for your answer.% I6 c+ n( F2 u. q. F2 m
Thanks for your answer.
& ?( G- h# X% u- Y- y. XThanks for your answer.
發表於 2008-3-27 22:45:07 | 顯示全部樓層

回復 6# 的帖子

我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話; C) ?( O9 E/ y' {- R% h
那麼substrate底下所構成的等效電路 就不是  SCR電路6 U! T8 O5 j5 O- A
而是單獨的 PMOS  或 單獨的NMOS
發表於 2008-3-30 20:43:13 | 顯示全部樓層
接樓上:
  g7 C) ?% }+ L0 ]1 y6 A# ~" f其實我也一直在想,經常說的latch-up都是PMOS和NMOS之間的,但是好像聽説異電位的NWell之間 更容易 發生。6 T8 m/ F4 ^$ E, L
還有一個問題是,如果NMOS的一個端接的是VDD要注意什麽,是不是要注意ERC會引起擊穿還是什麽啊?
發表於 2008-5-21 13:16:12 | 顯示全部樓層
原帖由 tommy01 於 2008-3-19 11:59 PM 發表
$ d; l* z/ ?# k: Nlatchup是因為靠近Rnwell電阻大,所以VB1
1 {% b3 {3 _, z5 J7 \5 m9 [

6 I( \2 T. ?3 s$ O3 \2 _* q! n3 h# E+ x  j( i9 K& Z! ]
latch up一但發生,最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。) {" J% t( S: _8 V" i* v  C
除了最後一項原因,其他會導致vdd gnd short所以書上講的也沒錯。
2 m& c8 P  P3 p$ O( b2 Y/ K只是他只講出結果而已。
發表於 2010-12-9 21:25:07 | 顯示全部樓層
蟹蟹大大分享9 U9 b1 F' W3 g- u. ?8 z
受益良多
發表於 2017-2-9 16:24:02 | 顯示全部樓層
謝謝講解
; c1 g* B( E" G8 V早一點看到就不會懊惱就麼久了
發表於 2021-3-16 12:57:09 | 顯示全部樓層
謝謝大大無私分享+ D( o1 w/ x' f$ u% ?9 }1 ]
受益良多感恩大德
發表於 2021-6-3 23:37:55 | 顯示全部樓層
謝謝大大無私分享: T+ O: q. D# |& }5 v
受益良多感恩大德
發表於 2021-6-28 10:13:34 | 顯示全部樓層
CMOS剖面圖畫出來,寄生BJT跟R標示出來,解釋一下寄生電路的動作原理
發表於 2021-8-23 17:03:49 | 顯示全部樓層
感謝大大講解1 E6 t! d, n8 V7 T9 D' G: g( j. H
非常謝謝
發表於 2021-8-25 09:19:58 | 顯示全部樓層
: D' I, _0 `5 N7 D- F
Thanks for your answer.( d; W5 V, m  r: m! R  ^& n
Thanks for your answer.  J+ ~6 D7 z4 I- j9 i2 n
Thanks for your answer.
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