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發表於 2008-3-20 08:28:29
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我對這問題的理解如下:: b4 W1 o" Q6 {- ]7 u: p/ h
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CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....
( c: p2 z; U! k; s9 w比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關) D3 \% S0 s q1 w
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
# F3 ?- ?1 K: V輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...2 w! k7 Y$ n* p9 }9 I) ]0 |
3 Q8 |9 v5 u& {' C2. 我原本預期電流只會在基底的表面流動.' m9 w4 j, J3 w
但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)9 ]( @6 J+ Y. p6 F% _7 i. L
(這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...) K# I( p1 i2 i, A
其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...3 a: p" B& p( i/ x
教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, 1 }1 x7 V/ N. V" a8 \
Layout上常見的作法就是每隔一段距離就要打 contact上去& Y0 y. C8 ?' R. n6 @) M% }& K7 F: m
主旨就是在降低 Rwell電阻.
! [/ C/ T- ?' d7 B p, O 不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.; _# Q5 i5 q6 E5 k! N' s0 ]# {
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如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.
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0 }3 L9 x! s: B) N8 ?+ b1 Y[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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