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[問題求助] chip power ring 电阻一般不超过多少?

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發表於 2008-3-13 18:09:48 | 顯示全部樓層 |閱讀模式
对于较大面积的die,从ESD考虑,power ring 电阻一般不超过多少?- I8 {' U& n" n- ~
请高手指导,谢谢
發表於 2008-3-17 23:36:52 | 顯示全部樓層
我也想知道這方面知識啊!!!!
/ f! Z# {9 E# C- ?" P有沒有人可以幫忙回答的呢????
發表於 2008-9-8 23:18:47 | 顯示全部樓層
最好不要超過 1 ohm% J0 a* {$ e9 s. S  k5 I8 v8 d
如果會超過
" s- u+ y  F1 t, [3 Q那麼 I/O 這邊的元件要畫大些
 樓主| 發表於 2008-10-31 00:01:42 | 顯示全部樓層
最好不要超過 1 ohm,谢谢
; c' ]7 L  `. Q% z) Y超过1ohm, I/O元件大些,这个尺寸大小怎么来把握哪, s/ p4 j9 S; b0 W- {

( M- F' u# K# ?% ^# K[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]
 樓主| 發表於 2008-10-31 00:07:09 | 顯示全部樓層
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,这个作用是什么哪
發表於 2008-11-1 15:26:02 | 顯示全部樓層

回復 5# 的帖子

是为了增大Drain 到Gate的space,也就是增大Drain到Gate的Resistor,防止突然的大电流烧毁Gate!
發表於 2010-5-14 15:37:38 | 顯示全部樓層
若擔心 POWER ring resister,有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP
發表於 2010-6-8 10:48:22 | 顯示全部樓層
补充:1 Ohm可能难一点,3 Ohm比较实际,特别是较大的Chip!
發表於 2010-6-14 11:36:24 | 顯示全部樓層
看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩
發表於 2010-9-11 16:13:21 | 顯示全部樓層
回復 1# scy8080
/ n5 J7 P: h2 v3 O
) S/ F" g) m/ P# A, `" s
# f' P2 p) F/ t! K/ Q   " B( s% C+ c- @/ t
 以TSMC作为参考,90纳米以下要满足bus电阻小于1欧姆,90纳米以上要满足bus电阻小于3欧姆;如果不满足该设计规则,esd zap的时候
! Y4 p2 n# r" A: U0 n很可能打坏core里的device。
" z0 O9 x  H; k! v5 L. X7 d 
發表於 2010-9-11 16:24:01 | 顯示全部樓層
最好不要超過 1 ohm,谢谢" Y8 N0 K5 c: q( r) h9 k
超过1ohm, I/O元件大些,这个尺寸大小怎么&#2646 .... D, l  a; `9 @* S1 `0 z
scy8080 發表於 2008-10-31 12:01 AM

1 E; U' H9 O* N' n, l* T
5 B% @% i- w8 _: P
- J6 M3 C' H9 M9 R) zI/O元件大些有一定的帮助,但瓶颈不是在I/O元件本身的大小上,所以I/O元件大些起到的作用不是很大,比如diode,Ncs的面积大,实际上对diode,Ncs的交流导通电阻减小并不是6 r7 [* f+ C, O  t4 l- Q
很明显,由于bus太长了,上面的IR drop太大,比如ead zap 2000v,有大概1.3 amps的电流,如果bus电流从1欧姆变到2欧姆,那压降就增加1.3v,而单从增大io的面积
% `* P+ M: G# x# l* X( b! l% ~来平衡bus电阻的增大是很难的(再说成本上也不允许我们降io的面积做的很大),势必会对core device形成危险!
發表於 2010-9-11 16:43:44 | 顯示全部樓層
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,& ...
4 k2 |& x; w% ?/ Mscy8080 發表於 2008-10-31 12:07 AM

# I0 X* s: e& f+ o: K& W6 v( _, l. {5 g% j! w7 G+ i2 W; p( g  s
拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离,不会拉大source端CON到GATE的距离(同时一般会将salicide也去掉),
8 L% |% K  o7 F2 k其作用是增大drain端的电阻,相当于在drain端串联了一个电阻,起到在esd 冲击时保护自己不被打坏;能保证ggnmos下寄生的诸多npn管+ u1 [8 E# S2 m8 P. S
(gdpmos下寄生pnp管)能够均匀的被打开,进入snapback状态,泄放esd电流;如果drain端这个等效的串联电阻不够大,寄生的诸多$ F1 T# b* N& L, p) q1 D
npn管(gdpmos下寄生pnp管)可能不能够均匀的被打开进入snapback状态,只是有的开有的没有打开,而esd的电流或者说能量是一定的,/ D$ f: ?! |7 `; `) O
必须泄放,电流在局部逐渐增大,出现二次击穿(热击穿),把device烧掉,我们通常看到的emmi图片上出现在source与drain 端的那道小
6 C3 X$ x6 {% p暗条或者drain端的小洞洞或者gate下的小洞洞,都是被烧毁掉的痕迹!

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semico_ljj + 2 + 2 不错。。。

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發表於 2012-7-12 13:15:13 | 顯示全部樓層
good!. z, j. K- d8 ~+ E8 l+ A7 y4 N* z/ W
讲的很好,现在在被一个ESD问题困扰
發表於 2012-10-20 15:04:41 | 顯示全部樓層
受益匪浅啊··~~~~~~~~~~~~~·
發表於 2021-8-26 13:34:21 | 顯示全部樓層
受益'良多* I' B3 C3 r9 S9 a

; }* {1 P1 V9 I( o" M( k謝謝大大的分享!!!!
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