記憶體問題

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各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
8 Q) `+ ?; O; U我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!

- q- B/ S3 Y: I  L- wLIBRARY ieee;
USE ieee.std_logic_1164.all;
4 ?- \- L. o. N/ Y8 n8 IUSE ieee.std_logic_arith.all;

1 e% |5 y( A' k! T3 v7 QENTITY memory_64 IS
& `* w) b) m  \   PORT(
      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
1 T/ l$ c& G% w) A) O, q: K# ^      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );
) }5 C( I- G- j8 J; L7 i/ d
- y: H" ~" Y8 r9 q4 J# s-- Declarations

+ e/ q$ T$ Z$ |, GEND memory_64 ;

--
7 |; }7 s8 ]* r( ^7 S7 TARCHITECTURE arch OF memory_64 IS
! S5 d3 q9 u# y" h' J0 v4 j-- column decoder
" v0 ~5 t) m2 ~component mem_coldec
   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
-- row decoder
component mem_rowdec
6 `2 h& w: B3 M, z3 R# A   PORT(
      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
- i( O* {8 d( H+ a* x. L      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;   
-- latch array   
' x% R2 ]# Y$ S1 d3 b3 r9 l1 ^component latch_cell
     PORT(
        clr_l    : IN     std_logic;
4 |7 f1 T- |3 D- F5 ^4 b$ O        col_sel  : IN     std_logic;
# d: r5 w9 [8 H4 c" k        row_sel  : IN     std_logic;        
2 c! H& X/ W8 U6 d        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
+ C( w# A7 S6 b        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
  F% e# ~; Y2 D- E5 y* tend component;   

" Y1 f6 x9 _% ?! o, |signal smem_out : std_logic_vector ( 5 downto 0 );
signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
9 W2 X+ A' A( F6 j0 G. LBEGIN
  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
0 G2 w4 C6 f& T* g8 J) k* y  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  g0 : for i in 0 to 7 generate -- column generate
    g1 : for j in 0 to 7 generate -- row generate
; f. c! [. f+ F2 q1 J: P! |. A         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
  end generate;
END ARCHITECTURE arch;

addn

您好
不用將address分成row跟column
2 t' B7 g- J+ o' P7 h這樣只是將問題複雜化而已
0 Y4 e) K6 C% q5 r5 i你可以想成有64個6 bit的暫存器,來組成你要的ram
3 Z. c/ F; G0 l6 [: J
% e& J' [/ _7 v* V/ U用陣列寫法,code比較簡潔,建議使用
7 }" \! A9 o- R$ U以下有範例,請參考
& a. Y5 x4 A& z/ z5 ?: z# Dhttp://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
% D% H) w4 p( o+ K5 g; i不曉得你為甚麼要捨近求遠
可以說說這麼做的原因嗎?
還有這是要做甚麼樣子的應用
/ ~0 a+ w) v, C% Y3 Z謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM
# g9 n, ^) O9 d0 m) [4 V' w
沒有什麼特別的啦^^...