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樓主: michael6172

[問題求助] 用verilog撰寫取對數log電路

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發表於 2009-9-1 18:37:59 | 顯示全部樓層
谢谢,谢谢,下来看看,学习一下
發表於 2009-9-1 18:38:27 | 顯示全部樓層
谢谢,谢谢,下来看看,学习一下
發表於 2009-9-1 18:38:45 | 顯示全部樓層
谢谢,谢谢,下来看看,学习一下
發表於 2009-9-1 18:38:57 | 顯示全部樓層
谢谢,谢谢,下来看看,学习一下
發表於 2009-9-15 15:25:30 | 顯示全部樓層
剛好在研究verilog# ~2 f3 A. g3 a9 P' _& `+ B; t% Z
對這個程式很有興趣2 L" a1 x" B4 K3 i) e( @
感謝分享 謝謝
發表於 2009-9-24 14:19:38 | 顯示全部樓層
我也想來看看怎麼做的,不過我們公司是用VHDL的...
發表於 2009-10-11 17:58:07 | 顯示全部樓層

cool

發表於 2009-10-12 09:12:02 | 顯示全部樓層

我想看我想看

我也想看看怎麼寫的@@ : k$ e3 M  T8 k2 b) z6 Y
...............................
發表於 2009-10-16 15:03:02 | 顯示全部樓層
最近在做電路~~剛好碰到此類問題~~謝謝分享~~~
發表於 2009-10-19 10:54:42 | 顯示全部樓層
使用泰勒展開式這個做法真的是很棒 , 要學一下 !!
發表於 2009-10-20 10:25:45 | 顯示全部樓層

@@

雖然看完了...但還是看不太懂其原理= =................
發表於 2009-10-27 23:40:32 | 顯示全部樓層
多謝大大的分享喔
( o7 I7 S& h- E" J6 x( _" g' ]sin跟cos或arctan可以用cordic解log到是第一次聽到
發表於 2009-11-19 15:58:50 | 顯示全部樓層
嗯,這是好的近似方法,若能夠寫成參數化的模組,就更有彈性了。
發表於 2010-1-26 17:19:27 | 顯示全部樓層
感謝你的程式   我也對如何取log感到好奇
發表於 2010-3-3 10:23:28 | 顯示全部樓層
That is it. I just need it. very good
發表於 2010-3-5 18:09:40 | 顯示全部樓層
謝謝各位大師的分享, 小弟學到很多
發表於 2010-5-9 13:21:22 | 顯示全部樓層
thanks for your help very much
發表於 2010-5-11 00:14:16 | 顯示全部樓層
補充一下 我看了一下code 如果要合成電路的話 把第2個always裡面的log_conv_b3, log_conv_b5... 重複的地方換個名字會更好一點,要不然就是分三組 _bn, _cn, _rn 等等, 另外這個展式好像是以e為底的? 如果要換底數的話不知道原來的展式還是不適用?
發表於 2010-6-17 14:54:56 | 顯示全部樓層
用verilog撰寫取對數log電路 , 感謝無私分享..!
發表於 2010-7-21 12:04:02 | 顯示全部樓層
很久以前也有這個疑惑
6 r- l" v, w( x: P# P2 h+ F9 y1 o也忘了之前怎麼處理= ="1 r$ u3 w# M4 K6 I$ V
再拿來看看7 C$ c0 R: ]6 y! W
謝謝大大分享
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