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樓主: jeff710203

[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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發表於 2014-7-13 22:36:22 | 顯示全部樓層 |閱讀模式
各位先進們
- S: y8 U" h! Z) I+ e* Z                                                                                
7 x/ @) w( [3 f" H請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
4 c9 ^( }: Q9 Y, e                                                                                3 Y6 P) u5 m- K) s
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator",在文章的後面Table32 N9 g; \6 L7 M2 o3 |+ E9 X( o
                                                                                
# r) Y' C" z6 G+ A  ]" [6 v$ B+ n提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V0 r  W9 [- G9 I. `  p" L
                                                                                * e' j" l8 K2 Y5 c4 J8 ?
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體,發現至少需要Id=100uA
+ v& i% ?# V0 z% {                                                                                
) \3 s) t% {4 x) V以上的電流才可以得到Gmp=mV/A等級的大小,還是我誤解他的意思,請各位先進指教一下" f4 D* ~3 Y/ D1 P9 Q2 x
                                                                                & l1 U  x: j' j6 L7 Z8 v
感謝
發表於 2014-7-30 15:02:50 | 顯示全部樓層
跟bias條件有關
, e( k4 H5 k* Q% a, F' y1 k0 VW/L=40000, Id=10uA, PMOS是bias在weak inversion
- D% Z. z+ }, ]* j6 ]gm 本來就大
7 n4 @/ B  f( s! {# J# L2 d至於模擬的方式, PMOS source 接3V, drain 接2.8V
* M, A+ g0 x' b0 t8 V: s# K$ D掃gate電壓看電流, 找Id=10uA下的gm
% `( [- \( i7 R前提是你的spice model 有cover weak inversion (通常不太準~)
發表於 2014-9-19 08:39:48 | 顯示全部樓層
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
" \4 d; o/ ]; |2007年那篇算是比較早期的作法了$ S! b3 n. h% o+ `( Y
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大% W: \8 w! W+ [: Q( }/ N3 S
後來仔細追究,發現是
遊客,如果您要查看本帖隱藏內容請回復
發表於 2014-9-20 13:14:42 | 顯示全部樓層
來看一看
7 W* K. |8 h& lcapless ldo真的需要考慮更多的是  補償  voltage drop. x2 m. \# W" b" _& d5 k- g& a
傳統作法都是還會在layout有空間的地方塞一堆電容
. v3 H& C- _9 Q比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
發表於 2014-9-21 11:43:24 | 顯示全部樓層
現在的cap-less LDO走的是low quiescent current的error amplifier8 r) m6 c4 O% _$ d& a
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下7 ?- N4 s, `  d0 g+ o. b4 ^* [

' O+ ~# j: t8 O! H/ v0 Q" D* q' b以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
9 a: A* `0 Y$ D這是RD的宿命5 A& t  U! b, s
' V3 d+ ^/ f: E' `# X; n$ c
遊客,如果您要查看本帖隱藏內容請回復
發表於 2014-9-24 12:50:33 | 顯示全部樓層
cap-less, low quiescent current 有時跟要能快速response output voltage 5 k/ t9 z( O" B7 z
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解& j- O* F% h) B5 s; v" ]* P
可以學習一下
發表於 2015-8-29 21:29:55 | 顯示全部樓層
又要馬兒好,又要馬兒不吃草,IC設計很多時候都要做『trade-off』。
發表於 2015-9-19 13:11:07 | 顯示全部樓層
最近有一些需求,需要用到capless ldo,來參予討論一下
發表於 2016-6-25 22:51:24 | 顯示全部樓層
感謝分享。我來研究研究一下
發表於 2016-8-12 00:59:41 | 顯示全部樓層
感謝大大們的討論
, t( s! v; r, b: o8 q3 f0 o小弟來研究一下
發表於 2016-9-20 10:36:22 | 顯示全部樓層
最近正研讀這類電路,還不清楚設計考量
. ?( y# I. Q+ A$ Q9 Z4 k$ \, {% @
發表於 2016-12-6 16:19:12 | 顯示全部樓層
( X4 Y& j0 i% y* f! n
Thanks for your sharing  It's a good reference for me.
發表於 2017-2-20 16:49:40 | 顯示全部樓層
感謝分享。A good topic to discussed.
發表於 2017-2-20 16:51:52 | 顯示全部樓層
大大見解獨到, Thank you
- _( [! {" @) N. \& B
; c# I$ o% Z/ z) h
發表於 2018-12-6 17:18:28 | 顯示全部樓層
最近讀這篇也有一堆問題
, F6 u% G6 l' u% J* o極零點分析 和 電路的動作原理都有不清楚的地方
發表於 2019-1-6 20:45:51 | 顯示全部樓層
想看一下隱藏內容                     
發表於 2020-8-6 11:19:22 | 顯示全部樓層
  看下  是 發現如何 設計  capless  LDO  s! O' ~  l* T) F+ i

3 m$ a5 X6 D" c. ~) e% p) _) Y( \1 Z6 c. O3 p* s
, y  r; Z$ R2 T# Z
發表於 2021-2-5 14:27:40 | 顯示全部樓層
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
" N4 v% R4 e! O% T* E
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