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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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發表於 2014-7-13 22:36:22 | 顯示全部樓層 |閱讀模式
各位先進們
7 A2 [' H! r6 y                                                                                # X" G9 ~# [- D+ m+ X0 {; R8 {
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
6 r6 [3 [: A5 h4 V8 r5 \                                                                                1 P# R) ?0 k: X6 n) Z
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator",在文章的後面Table3% z, U9 ?* j% h% n& A# |1 T; D
                                                                                0 t& y- {9 k2 E& [1 c- {
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V+ A8 }; r4 Q$ c1 B- M
                                                                                
2 I- `. j) r6 J  k- k以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體,發現至少需要Id=100uA
) x) J! D, y8 Y                                                                                & @1 H: R% S! F8 J9 R  y
以上的電流才可以得到Gmp=mV/A等級的大小,還是我誤解他的意思,請各位先進指教一下' j6 X( p" E. r3 ]& D& P
                                                                                
; ?0 @# }8 z6 b9 e# Z( e! B/ L感謝
發表於 2014-7-30 15:02:50 | 顯示全部樓層
跟bias條件有關
0 t* s$ @  D! UW/L=40000, Id=10uA, PMOS是bias在weak inversion
0 n( p% o: I" K* s1 a! l  fgm 本來就大
# V" H  F& z: R. F9 [至於模擬的方式, PMOS source 接3V, drain 接2.8V
4 V6 v; h4 z/ {- |2 }9 Z% G掃gate電壓看電流, 找Id=10uA下的gm - @3 I4 A! K9 N4 k3 g
前提是你的spice model 有cover weak inversion (通常不太準~)
發表於 2014-9-19 08:39:48 | 顯示全部樓層
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
1 J- Z5 C  K5 R( x& l) [. c2007年那篇算是比較早期的作法了7 o" }5 |1 j* Q6 f" X
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大- b7 j" q" Z7 h$ `/ S% _+ u) \% {
後來仔細追究,發現是
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發表於 2014-9-20 13:14:42 | 顯示全部樓層
來看一看
! c  x6 r4 U1 C0 Q3 Acapless ldo真的需要考慮更多的是  補償  voltage drop8 \0 M, r6 C" r; K1 V" O4 \. V
傳統作法都是還會在layout有空間的地方塞一堆電容- v' a' r4 M+ ^$ S5 A
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
發表於 2014-9-21 11:43:24 | 顯示全部樓層
現在的cap-less LDO走的是low quiescent current的error amplifier
7 W3 D# U( a8 R0 q5 r( W8 b* L以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
) j. s- z+ T; E+ j' C1 {
. j/ f" Q$ u2 T- P& U$ r- t以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
4 [9 k+ h- l5 |6 _, n& S( Q這是RD的宿命6 |( c, ~2 y: k5 L' i( P  S+ C

5 p1 p( O) Z* P2 Z8 b( C
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發表於 2014-9-24 12:50:33 | 顯示全部樓層
cap-less, low quiescent current 有時跟要能快速response output voltage 9 Z5 M) G& \  L; @; l* Y/ q
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
! A% x: g* ?1 P- E: c; G可以學習一下
發表於 2015-8-29 21:29:55 | 顯示全部樓層
又要馬兒好,又要馬兒不吃草,IC設計很多時候都要做『trade-off』。
發表於 2015-9-19 13:11:07 | 顯示全部樓層
最近有一些需求,需要用到capless ldo,來參予討論一下
發表於 2016-6-25 22:51:24 | 顯示全部樓層
感謝分享。我來研究研究一下
發表於 2016-8-12 00:59:41 | 顯示全部樓層
感謝大大們的討論
5 D' y7 l5 N: q% ?# ~+ d: N小弟來研究一下
發表於 2016-9-20 10:36:22 | 顯示全部樓層
最近正研讀這類電路,還不清楚設計考量
5 t" L' p# y% N7 N$ ?
發表於 2016-12-6 16:19:12 | 顯示全部樓層

* ]! z7 ?1 T/ EThanks for your sharing  It's a good reference for me.
發表於 2017-2-20 16:49:40 | 顯示全部樓層
感謝分享。A good topic to discussed.
發表於 2017-2-20 16:51:52 | 顯示全部樓層
大大見解獨到, Thank you8 \' d6 K& ~% Q4 E7 {9 C- J3 j
) B  X4 `" F) W- W1 `1 Y* D4 g
發表於 2018-12-6 17:18:28 | 顯示全部樓層
最近讀這篇也有一堆問題
/ a! O+ J/ i8 P% E" }極零點分析 和 電路的動作原理都有不清楚的地方
發表於 2019-1-6 20:45:51 | 顯示全部樓層
想看一下隱藏內容                     
發表於 2020-8-6 11:19:22 | 顯示全部樓層
  看下  是 發現如何 設計  capless  LDO
  E( H6 _6 q8 q/ w
0 \$ U' n0 |1 H: l: k
* B3 Y5 }( b' H* \8 ~; r+ K8 ~7 \0 K* V& Q! r. M% J/ K
發表於 2021-2-5 14:27:40 | 顯示全部樓層
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝: s0 b( _  e. w) ^9 H
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