設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 有關Cadence CDL Import設定問題
返回列表 發新帖
查看: 5939|回復: 0

[問題求助] 有關Cadence CDL Import設定問題

[複製鏈接]
發表於 2010-8-4 14:53:18 | 顯示全部樓層 |閱讀模式
1.請問當我的design裡有多個Cells (ex. xor, and, or gate...)# u% `# i$ R6 q
   那我還需要設定Top Cell Name嗎?
8 q# S+ J& V& V5 x& F4 h2.請問reference library list 與 device map指的是??
% {4 o. _; x0 j4 c7 O* h8 i   需要如何設定!!: {6 E6 l. U2 ?6 J  }5 s" a; l
/ s& @: \; [% r$ d7 t2 A0 x7 A) _
先謝謝各位大大囉!!
回復

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-4-19 09:29 AM , Processed in 0.103005 second(s), 19 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表