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[問題求助] verilog 寫有限狀態機的問題

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發表於 2010-4-28 16:49:05 | 顯示全部樓層 |閱讀模式
各位大大9 Z+ P2 N' C4 w) q* P

+ Y4 O# @# K) p我使用的是ISE 11.1版,在寫有限狀態機的時候,沒有把所有的狀態寫完,
) |* k& `6 J  O2 ^  e( I9 N/ h& W1 a2 I' s" ^
例如,用4bit共16個狀態,我只用到10個狀態,所以就寫10個狀態,
1 @2 m& Z/ y9 ]  u6 ]
6 x/ ~, n* G! N7 c3 I最後有加上default,這樣的方式寫RTL simulation 的結果是正確的,
8 ^0 v9 O4 d5 `+ I; L6 B2 v. p2 P9 I( |- j' q0 ], N& R
但是,pose-route simulation 的結果就會有錯誤。3 H* ^% p' N. H

9 h, V& L# i# ^4 H: A不曉得有沒有大大遇到相同的問題,那都是怎麼解決的?3 j. j* Y6 R& _, W- Q" \
4 D' O9 T! H0 S  z3 `/ ~5 w
麻煩各位大大分享一下$ k" f. ~6 [: X3 f

" [; R' Q! `8 ]+ y謝謝
發表於 2010-5-5 20:45:54 | 顯示全部樓層
哈囉! 我發訊息給你囉! 2 V  X$ I* P% i( e

8 S$ K, W, h# b8 |. G# W需要更多的info. 來幫您解決喔!  s5 I6 y. ^. N4 L

/ m% r5 w6 D5 k, e" z7 lrussell0916@gmail.com
發表於 2010-5-10 21:34:09 | 顯示全部樓層
有沒有加上這句呢?
1 h! j# E) i7 J$ a1 b+ b5 S( F& o3 h- u; o
"synopsys full_case parallel_case"
1 x; W8 l- P$ M- J9 D" Q( E1 U# ]8 ~: T8 D7 [0 k7 b$ [; L3 `. {4 l
幫助描述你的case status...
/ g8 L' N2 g; D9 r: J% R$ A# J
有一篇文章在討論這個:
2 r7 M2 f/ e, W) h# Y6 ^$ J, J, x6 e8 v6 W- A
kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf
發表於 2010-5-30 22:13:53 | 顯示全部樓層
回復 1# michael6172
6 A( P+ n( \$ S1 x0 _9 Z8 V
: A1 z4 {) q9 \3 x9 q4 W會這樣通常是RTL model的方式不正確導致合成後產生latch,但沒看到code&你也沒詳細描述是怎樣的錯誤,很難找出問題* k, v1 D, ]& X) g  Z

7 w. B- F6 H( L/ O! v- P- |另外model FSM時,個人習慣分成3個always block:9 b% D& @' s& T4 E; V% P+ j0 }
6 {5 a9 U8 i: V5 i7 a
   1. sequential logic part for state assign& o$ u6 N7 A- `  f
   2. combinational logic part for state transition
+ _7 V2 q! D) j8 {   3. combinational logic part for control signals
$ ?( }4 d2 n8 p) K( P
& K; B, j2 r5 @* J" Y5 G這樣做的好處是可以讓合成器確切的合出FSM,另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事,debug的時候比較方便,希望對你有幫助,FYI。

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tommywgt + 5 These are good points

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發表於 2011-12-29 17:53:20 | 顯示全部樓層
樓上建議都是對的.
  U0 ]6 Q! ?4 c+ w; @4 o; B) q* {1 Z0 n但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
0 o6 B1 g8 [2 i5 |8 `  V( _) n2 x* D6 \7 g5 ~' o
總言之, 沒看到code, 無法幫您找問題.
發表於 2012-2-14 16:01:55 | 顯示全部樓層
還是要把code貼出來大家才可以幫你抓問題
, e- E* j- |( f" L- {不然這樣的描述太籠統了
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