Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   2 x) _1 d! k  {8 U. |& G$ y0 q4 o
2. /*
   / B& P3 Z6 M8 e% j" N
3. FUNCTION        : 3-INPUT AND GATE
   1 Q8 _- q8 ~4 {
4. */
   
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   # H- e4 O& ^3 P2 V9 V: n: ~" K( O
8.     parameter cds_action = "ignore";
   
9.     output o;
   $ C$ G- k0 s* P8 h: J8 u; o
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    + |' B( X% f0 ]  A5 `/ R+ h; U+ R; f
12.     specify
    ; `  E3 H3 z" F6 i# h
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    - G; M) a% g8 s
16.     endspecify
    % o: c- H9 J) U+ Y0 l- t3 k
17. endmodule
    4 z6 J0 _  m7 t& H2 K4 z3 J
18. `endcelldefine
    ( o9 J) }; I5 O& [

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   
2.     specify
   
3.         (i0 *> o) = (1, 1);
   
4.         (i1 *> o) = (1, 1);
   2 H9 I  j' m6 P6 D" R" \
5.         (i2 *> o) = (1, 1);
   + e6 O% D$ e* ]0 _' i
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
0 z! N# S7 q- [Specify Block 是用在路徑延遲的模擬

$ h6 P: U% p$ n  n; I: K, R(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung
: K; x# K" j1 z3 g* p
原來如此，瞭解了。
感謝回覆^^