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[問題求助] 除頻電路一問~

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發表於 2009-11-28 01:51:31 | 顯示全部樓層 |閱讀模式
最近嘗試使用CPLD去解決一些Chip訊號不良的問題
2 Z0 B1 y& t) R/ h想請教各位先進
! B  ^2 Q) a: v' Z0 Z如果想接受一個訊號良好的外部震盪器訊號當作input clock,例如1GHz
0 K  u) V# b7 \6 {; T' n+ P0 t有可能做到一位小數的除頻嗎?& l: z* L4 {6 y0 K  H) V4 I
目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出3 M' x6 C5 C" o+ \/ N2 p1 c
$ X: a3 S' J/ A" n# ^
請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?# l2 {! N! G+ Q6 e$ Q  R
0 s. z- h% d5 ~" L8 X3 v
以上,先謝謝大家~
發表於 2009-11-28 20:14:23 | 顯示全部樓層
分數的除頻器目前多以類似展頻(跳頻)的做法, 相關文獻可以在不少的論文找到.
; V0 o. w" u; r7 a在jitter的表現上, 如果以1G的clock直接實現的話, 所造成的peak-peak jitter最差狀況為1ns + p-p jitter from clock source
& I9 o6 I; m. cRMS jitter 理論上可以控制的非常小  J) k; f2 Y: ~, u" T" n
5 e; w# {! K, i5 y; q+ g
你的要求目前在CPLD上是做不到的, 在我實做的經驗上有的FPGA是可以達成
 樓主| 發表於 2009-12-1 00:51:15 | 顯示全部樓層
本帖最後由 gogojesse 於 2009-12-1 12:52 AM 編輯 : v" ~) E  Y7 s2 b+ q' Q

2 v* N) s& }4 N回復 2# tommywgt
0 h3 J$ z) E/ G
1 ~( c0 z! A9 h% O( \4 x謝謝Tommy大的回覆6 l: x2 P* R5 c2 F& }: J" f, j
找了一下論文4 h0 E$ m' S  e* V3 F
看起來p-p jitter 大部分可以控制在50ps以內
( z& D' @" i$ u3 b" NRMS Jitter似乎更小( F0 L9 U, c3 V6 O8 `. i# q
假如input clock拉到2G用跳頻的話
" a1 f' P1 T6 P7 t# i( g表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)( A) @/ \3 H/ y* q  y; K2 O
; A6 K9 W/ f: M3 Z
我需要的output clock最快大概到150Mhz
3 ?: d4 h8 K5 `6 p5 ]所以一個tick大概6~7ns
( B6 u$ m; S% @: P) A( P9 p一個pulse大概是3~4 ns
; @. e  H$ [. g8 W& k" {若是p-p jitter到0.5~1 ns可能會影響很大
2 V: r+ I$ c7 D6 e4 Q降到0.1ns(100ps)的話大概就有可能夠用...4 I8 M! d7 G. M  c
2 f; O, o7 A: i! m* F
另外,不是很懂大大提到
9 S/ b! C4 A; O3 RFPGA可以達到但是CPLD為何做不到的原因, d7 W+ h& J3 C2 \+ L
理論上我用跳頻的話
9 k- p9 {3 ~4 K9 b0 U8 g; p% y9 n假如CPLD速度上也可以接受2G
# u; e! K* u8 ~" q/ j) g& B是不是可以直接用算clock tick的方式去展頻出output clock?
發表於 2009-12-2 10:31:51 | 顯示全部樓層
目前並沒有可以接受2G的CPLD/FPGA (CPLD要接>200MHz就已經是很不容易了)
- }  Z5 @1 J$ C( E) d- G* G6 V9 r如果只要一個輸出最高為150M的clock source的話, 3 p- [/ i4 J  d
你可以使用FPGA內部的PLL, 因為FPGA內部的PLL很難config, 所以需要點小技巧
/ S4 |# j! l8 E* y5 X另外, 使用現成的PLL IC也是個好主意.4 C  R3 g2 M' b' @

3 o# N) q$ b. U. g1 Z如果你希望在板上的jitter控制在100ps以內的話, 你的電路, PCB佈局都要做的非常好才行. y4 _  O8 O$ G
不然的話, 就算是IC本身宣稱可以達到0ps也是徒然
 樓主| 發表於 2009-12-8 00:52:48 | 顯示全部樓層
嗯嗯~了解
; y1 S, F0 _+ c4 |; a% `  L) q謝謝 tommywgt 的解說
" ~9 j( J6 y" H. s. l4 @' o看來我的想法還是離實際有一段距離
0 f  A- L5 V. w9 |6 }果然隔行如隔山  繼續加油~ ^^
5 J) `: G$ M: j- F
7 v; `1 G5 e' M7 S: _# jp.s. 這幾天突然都連不上chip1239 H1 C3 \: f+ K- K* N! S
真是奇怪2 j% w) N  i1 o' c
還以為關了 @@a
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