Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 47329|回復: 47

[問題求助] 運算放大器3db頻寬如何增加

  [複製鏈接]
發表於 2009-8-11 13:27:36 | 顯示全部樓層 |閱讀模式
小弟日前跑了幾個OP,有摺疊疊接也有兩級式的,但是3db頻寬總是很低,約只有幾十K左右,要如何才能達到數百M的3db頻寬呢?+ B" h( V) e( o3 U% h
我目前只清楚尺寸調小讓L變小,可是總不能使用最小寬度的L去跑,想請問有經驗的大大能指教一下小弟嗎?

評分

參與人數 1感謝 +10 收起 理由
5074dino + 10 贊一個!

查看全部評分

發表於 2009-8-11 23:39:02 | 顯示全部樓層
要取決於閣下所用的制程,Bipolar做input pair 要比CMOS的來得寬。相比之下,單級運放的頻寬會比二級運放的頻寬要寬(二級運放總要做補償吧,通常的MILLER式補償會犧牲3db來取一個合適phase margin),不過要做到數百Meg Hz似乎不容易,按照一個Gain為40dB的OP來算,它的GBW已經是數十GHz了,還要考慮寄生的效應及layout,相信layout後抽取出來的參數也會有很大的影響。
 樓主| 發表於 2009-8-12 11:59:30 | 顯示全部樓層
若是.35或者是.18的製程下,想要將3DB頻寬達到數百MHz主要要考量的點在於極點多寡以及寄生電容裡面嗎?  X: `& y% R! Q4 w- R# r
那麼全差動式的且疊接越少的放大器是否會較好?
發表於 2009-8-12 16:22:56 | 顯示全部樓層
期待高人解答。我的看法只是来自课本,如果GBW一定的话,只能是牺牲增益来提高带宽,也就是降低运放的小信号输出电阻。如果想提高GBW,根据公式GBW=gm/(CL*2pi),若不能降低CL,那么只好提高gm了。但gm的提高幅度有限吧。。。你这个是什么应用呢?增益什么要求?如果闭环应用,负反馈的接法也是可以将频带展宽的。但通常闭环增益都不会很高的。
3 K' p. J& h' E$ M) V一家之言,仅供参考。还望高手解答。
發表於 2009-8-13 18:04:43 | 顯示全部樓層
0.18工艺,55dB,GBW 100M很容易实现!* j4 h8 w' `, u: B" Q; t2 |% Q0 B
但是65dB,GBW200M以上稍稍变复杂(难)!
. Y# n4 c: ^+ E9 L) D你可以把图和参数给我,帮着看看!
發表於 2009-8-13 18:05:29 | 顯示全部樓層
如果是要500M以上 两级就比较难做!最好是一级的!
 樓主| 發表於 2009-8-13 20:26:05 | 顯示全部樓層
目前是用TSMC.35製程在跑這顆,架構是單級的摺疊疊接放大器,3DB頻寬只跑到100K,增益55DB,消耗功率7.5mW" _% q4 v4 x: z4 V
3DB要衝到100MHz以上真的是太難了。

本帖子中包含更多資源

您需要 登錄 才可以下載或查看,沒有帳號?申請會員

x
發表於 2009-8-14 14:23:47 | 顯示全部樓層
其實頻寬要高應該不難,要不很多高頻電路是如何作的,相信有很多高手可以幫你找到解答
發表於 2009-8-14 15:19:43 | 顯示全部樓層

回復 7# 的帖子

如果是要接成負回授的放大器,open loop 3dB並非重點,是在意closed loop 3dB(即GBW of open loop)% |# N2 N1 Z9 F4 Q1 v$ E1 T
如果是一般open loop放大器,要做到high BW,一定得採用cascade gain stage方式
發表於 2009-8-14 17:50:35 | 顯示全部樓層
是用在哪里的?open loop ?or 成負回授的放大器?
發表於 2009-8-14 17:52:59 | 顯示全部樓層
可能的问题, 您的W/L 设计的有问题!比如 W/L  2/0.5 满足条件 就没必要 4/1,也许两者产生的增益相近,但是寄生参数大不一样!
發表於 2009-8-14 17:53:56 | 顯示全部樓層
0.35 的设计100M,65dB 应该不成问题!
 樓主| 發表於 2009-8-15 07:55:49 | 顯示全部樓層
用在哪裡?其實也不能說用在哪裡,只是老闆出的一個規格,之前模擬一個OP也是這架構的不過是.18的
/ O  D6 V4 X! t+ d# v3 N但是那是給循環式ADC用的,3DB頻寬只到幾K而以,太小所以這次出個題目給我,頻寬500M,增益60DB的放大器,但是3DB頻寬要到500M實在有難度,如果是單一增益頻寬倒是還好。
發表於 2009-8-15 09:56:07 | 顯示全部樓層
把折叠点作小,是TSMC工艺吧,有空自己也上手练一把!呵呵!500M太难了,没有信心啊!呵呵!
/ K+ d# s5 f$ G) p/ d8 A但是说实话,ADC也没必要这么大的带宽吧!
 樓主| 發表於 2009-8-15 11:42:37 | 顯示全部樓層
目前自己跑的3DB頻寬也才到100K,實在離500M有段大差距,現在在看RAZAVI頻率補償的那章節也許能有所幫助。
* ^' ^2 ^* E2 O現在這個OP並不是要設計給ADC用的,只是單純跑個頻寬大的OP而已
 樓主| 發表於 2009-8-15 12:54:55 | 顯示全部樓層
剛剛看了一下書,書上是說3DB那個主要極點影響在於負載電容,可是負載電容應該沒人在調的吧....,我把CL從5P調到1P之後3DB增加到1M了,可是感覺好像在作弊阿!!
發表於 2009-8-15 13:35:17 | 顯示全部樓層
如果Cload是1P的话,做到100M~200M已经很不错了(个人经验)!电路中有两个极点,1.是负载 2. fold 点的寄生Cap , ^) e6 v) r! s! A
要提高 GBW,就是提高1/(RC),也就是减少R或者C(注意减小R意味着Gain减小),所以需要trade-off
發表於 2009-8-15 13:43:01 | 顯示全部樓層
还有就是三个Vbias选择是否合理?
, _+ N6 U& f8 h! i4 s- \这三个数值的选择影响到input common level 和 output common level
 樓主| 發表於 2009-8-15 16:33:40 | 顯示全部樓層
經過計算出來的VB,照理說應該是合理範圍內,並非是用Try的。
, T6 R+ D3 n+ h# t: r感謝版大的熱心討論,讓我受益良多。0 \8 W' s) {* ]; [2 G. S4 d
目前就是在調整負載端的PMOS,訊號走的地方我暫時先不去碰他,這樣應該會比較好點
# W) }, {5 b8 T) V2 X
, W* S5 D  `- q9 [  k" P, Y0 x/ ^[ 本帖最後由 e2000 於 2009-8-15 04:34 PM 編輯 ]
發表於 2009-8-17 18:30:34 | 顯示全部樓層
到时做到什么成果了,及时上来说一下!呵呵
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-3-29 05:11 AM , Processed in 0.129007 second(s), 20 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表