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〔前言〕
* k) E8 z+ `5 V4 ` 各位先進你們好!
1 y' D, `6 }* ^4 I/ t; M 小弟目前還是學生,接觸Verilog大約半年的時間
3 p% D! A. U$ }4 s- U; F" z 因為之前做的題目比較小,不是只有做到Function Simulation) a0 E* j6 _' y( E
就是直接在合成後燒寫到實驗板上做測試- b- F0 U" v* B
因此對於後模擬比較不熟悉,還請各位多多指教!
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: `0 o# h; d" C9 g1 w& m 小弟最近開始因為需要製作比較龐大的電路,且要對電路做速度的評估,因此要使用到後模擬的功能。
% B! a2 g& r( B/ D( F 但是在做後模擬的時候卻發生了奇怪的現象,令我不知如何是好
* N4 N! x- O0 [& f 希望各位前輩能不吝指教,若是日後有小弟能幫忙的地方,必定會盡我最大的力量予以回報。
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〔問題描述〕& a' ] L+ {8 Y- _9 }1 f
在我設計完我的電路後,便做了行為模擬(Behavioral Simulation)
' K2 z+ v [1 U' S. L& i/ M% \/ P 將錯誤一一解決後,就依序跑了, ^4 {% ?* a7 F& i8 F9 {
Post-Translate Simulation
( T/ T5 G6 R3 l* u" v1 K; X Post-Map Simulation
% e, P) }* _' G: D! t2 m Post-Route Simulation) L+ W S' @7 o( [4 i6 n# [2 A0 y
以功能來看都沒有錯誤,且也都有成功的將程式轉換成各個階層的設計
. R; \$ E7 [" C* A" j1 { 但是從頭到尾模擬出來的波形,都沒有任何的時間延遲
/ d- O4 Y6 C" Z0 @ 皆與功能模擬時完全一樣,因此我完全摸不著頭緒
2 A0 v! N: P! R$ Z8 t1 b8 | 因此來請問各位先進,不知是否能給我點提示,感激不盡!
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: ~1 p& T2 z- _& f* ]% D& U〔軟體版本〕. R7 g* L5 B3 w3 h6 }
程式編譯及撰寫:Xilinx ISE 10.1
$ c/ X, ]4 o+ Z: o+ l& l5 a! F6 O 波形模擬 :Modelsim SE 6.3g3 d) b2 R+ F3 s. A
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