CPLD 設計非同步除6電路問題(max plus 2)

eulor

為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子
) ]2 l, k2 X7 [8 s6 ^7 v3 Z  M' U

addn

您好
5 F0 y0 s' _% Q試試在nand gate 後加上幾個LC CELL或LE CELL
用來延遲增加RESET訊號的寬度
! Q0 w6 C' V1 B
基本上建議用同步方式來做RESET,除非能保證
; j4 f$ c6 U) N非同步RESET訊號能夠維持夠長的時間

eulor

副版主意思是盡量不要用非同步方式設計計數器嗎
5 A* d8 K1 [4 Q$ `- y; P還有什麼是LC  cell  LEcell?

addn

您好
可以在max plus 2叫出LC CELL,LE CELL,
叫出的方法就像叫出NAND GATE方式一樣,
  Y$ j. O4 a, O& n. O/ A這元件功能可作一些微小DELAY
: j8 B9 Q' Y9 D+ J' j+ J1 `# s$ ^/ u
: b% ]5 |6 b5 x4 ]* j在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

shintom

又學到一個技巧了
不過會有這樣的結果 是不是跟時間延遲有關
經過一個正反器 就會有time delay
# K& w" a( k* ^: {+ m, c* U" x除非使用function simulation而不是time simulation

keyway

很感謝你指導,又學到一個技巧了
RESET訊號能夠維持夠長的時間