SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
但是對整個大架構不熟析  導致遲遲下不了手
不知道板上的各位高手是否能指點一下我該從何著手起
% f( a1 F& U3 F1 @. ^: d5 B1 F或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發

& c) E4 U4 O. v, `- U+ Y- q單筆的讀 寫 的功能
懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了

" k3 I* M8 v7 b% U5 J9 n不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

tommywgt

建議
1. 先從signal bank R/W下手
0 K! s4 H. z/ y2. R, W不要同時操作
' h2 z( t0 y3 G  u; m3. 固定的burst length
- w4 \# h; M3 M4. reset後一定要做MRS設定
( Z5 j+ Z' u; T  v
0 b. M/ x: E8 s3 y( e% Q! {我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
8 Y  U  _# j  f! }* d
我目前是先把FSM畫出來  然後朝著最低規格開始寫
7 o, n& R* ~" i( k8 c) L1 g在 R 跟 W 方面是目前最大的課題
不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
6 W6 ]# G1 x+ E5 f
真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
) S7 _+ N: r3 {相信網路上很多資料 只是你沒用心去找