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[問題求助] Delta Sigma 問題

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發表於 2009-6-10 10:16:16 | 顯示全部樓層 |閱讀模式
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段,# y. n" D6 u: ~8 G' J
但是最後FFT結果卻不如預期,noise floor很高,
3 L1 V) |' L) g# j. Y" y! ?8 A: cBehavior model 可達到130dB
. |; c6 u1 Y, V請問有什麼建議嗎?
3 w9 T% J8 C3 R& ^# L. d(OPA gain = 70dB, OSR=2048, BW=50Hz)
! o$ d) h& G4 n( u& a4 U9 O$ q6 q4 n% n4 v$ L8 |3 C( V! C
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

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發表於 2009-6-10 14:27:30 | 顯示全部樓層
請問你的delta sigma是類比or數位端,) U  e; e3 Q. X
ADC or DAC or digital delta sigma% t) E( U( t2 K2 a: Z) x1 v2 k
若為類比,且為不連續,應該無法使用hspice算出noise floor,% W3 d' i; m/ O+ a( t9 c
若是數位輸出端,可以使用數位輸出來算.
 樓主| 發表於 2009-6-10 15:07:16 | 顯示全部樓層
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT5 r; m; V' R- F5 \+ I  \8 f# c
所以不知kokokiki大您說的這樣是類比還是數位輸出?9 ]2 m: b, Y! o
另外,noise floor 是我直接目測估算的。
發表於 2009-6-10 15:14:50 | 顯示全部樓層
sorry!,
4 I# I0 B, U+ y' ^你的結果應該數位輸出端的結果,
' y5 z; K% Z/ l- g0 Y6 p要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,0 W; U  ?/ }; F7 Q0 c
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.9 b# L) f9 ]2 ~1 v& S% W
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
 樓主| 發表於 2009-6-10 15:51:07 | 顯示全部樓層
謝謝kokokiki大:0 ~0 f* G6 n2 `. f& ^7 l4 t
另外問一下switched-capacitor電路,' R$ @! w/ a3 f. _( a% e4 x
要如何改善charge injection, clock feed-through等問題,
" S8 c* Q+ F& K書上只寫用non-overlap的clock改善,
" k2 e0 @- n+ S6 s( u但還有其他方法嗎?
發表於 2009-6-10 16:59:36 | 顯示全部樓層
差分結構會改善charge injection,clock feed-through
1 N1 }4 Y. R2 i  N; e( q, ^再就是下極板採樣+non-overlap clock
8 C6 x  u0 ?. s7 X/ W. ~7 l1 _0 X另外注意採樣電容所帶來的熱雜訊
4 V8 c& n2 _2 |! v若是用作電能計量應注意1/f雜訊的抑制
發表於 2009-6-11 10:47:27 | 顯示全部樓層
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,* I5 L  E4 i6 o5 R
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
 樓主| 發表於 2009-6-11 13:29:12 | 顯示全部樓層
請問kokokiki ,將switch的ron及雜散電容調小/ X# e7 M  }7 E5 q" `. I/ W
是加大開關的寬度嗎?; f' k3 b2 b0 z8 ?
可是WIDTH加大ron降低,但是雜散電容要如何降低?
& X" F; F+ u$ D& |感謝
發表於 2009-6-11 14:14:52 | 顯示全部樓層
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
4 L4 D$ Q9 M* L/ Y) ~  o) t解法有很多....
發表於 2009-6-12 23:34:50 | 顯示全部樓層
hspice transient analysis 無法將noise加入考量
0 _* B2 n- g& h0 h1 b7 z5 M. ohspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)! m4 r! L7 D$ z8 n
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
; Y& d! M; k- A1 ~! L通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C    H5 |! m& D7 g5 w8 R7 }
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
0 S$ n; L, o" x8 k: J, j
7 \# u8 M; t( V/ ~: I# `noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
0 t) q  i9 M' \5 J當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
6 d( N; r+ i' g算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods * T2 v0 Q9 r: u+ r
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多3 B' L. i, ?7 O5 O# g
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
$ s- t9 M  ]0 H9 t" q: P8 @0 A' Y, M' [
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
7 [+ X1 K7 c9 S' N2 M# L1 G: [舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
& x2 y& i3 [+ n, y( Y6 i2 Xhold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.: \  |; K3 W! X' t# B0 f" z
介紹你一個相當不錯的工具:
# P6 s  f+ M/ `) nhttp://www.mathworks.com/matlabcentral/fileexchange/75897 y) v" A1 x: ?2 ^, ^! v
2 ]$ Y1 E- E; T7 {
不錯的書:
8 r! q# C6 A7 a* b/ {http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
0 y9 a( a1 S7 k5 uhttp://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
) _) {& Z0 \( P. m- \http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
 樓主| 發表於 2009-6-15 10:45:45 | 顯示全部樓層
感謝各位高手的回答,感激不盡
$ F: s1 K9 o% }& i: C' N% B0 @* w! i2 g7 @1 l& E+ o
想再問一個問題,
  o" @9 i: [! Q' A4 e( l* s為何我輸入交流信號給delta-sigma ADC, D& c  N% D, m
看頻譜時諧波(HD3)很大,6 K* Z! _% P' _
是因為OPA non-liearity的關係嗎?
發表於 2009-6-30 19:59:48 | 顯示全部樓層
原PO的圖,正確嗎?
/ X5 `7 _. ]# f! D我會提這個問題是因為:
$ x/ q2 @- l4 y你的bandwidth 50 Hz
1 ?) {6 K' K/ m9 {' A請問你下.tran 跑多久?  這模擬應該會跑很久,而且檔案會很大唷: h; K4 `4 _6 T  K0 f
由你的圖看起來沒有noise shaping: L7 Y$ g& l; G! r4 z
. s; }) H  o! S9 m- E3 @
然後 我覺得noise floor看起來怪怪的, 接近10Hz 是你的輸入訊號嗎?7 e; q1 y+ I$ Q* {
還是說 那是FFT造成的,  如果那不是訊號, 看noise 並沒有意義6 C7 `& N1 h/ T5 A9 _2 m

. i2 d& K  s, s1 }/ A& H; c3 [) {, w
這是我淺見~剛好最近也在STUDY這
發表於 2009-7-1 22:17:34 | 顯示全部樓層
看頻譜時諧波(HD3)很大
5 m2 ]1 e. D, O9 i. S3 {1 |8 L, o! \是因為OPA non-liearity的關係嗎?
" O* v  t  d3 F% r! t- `9 B- o    有可能吧 ~ !
9 d. ]- Q9 @2 K' Q3 T7 Q7 i1 T" E+ j8 E$ P# W
由你的圖看起來沒有noise shaping# _4 y9 D; }& B9 d
    應該是看的頻寬不夠吧, 不是log scale喔
& W0 W/ h9 J. \
; ^3 J2 v1 x, C5 z5 C" x然後 我覺得noise floor看起來怪怪的, 接近10Hz 是你的輸入訊號嗎?
- M# t5 f- s$ M9 y9 k% [% o還是說 那是FFT造成的,  如果那不是訊號, 看noise 並沒有意義
0 \9 U- ]/ g* m6 I    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?% ^) `1 E. A+ h- R
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
 樓主| 發表於 2009-7-2 10:10:39 | 顯示全部樓層

我是原PO

各位高手好,我的輸入是DC值,使用的window=black時,表現的信號有3點,
6 L9 d" E! F) t7 V5 y" d所以10HZ附近(前3點)為信號頻率,/ S& M3 U+ p/ [3 Q
這個圖有noise shapping,我的fs=200kHz, BW=50Hz
6 s) m- Q  w+ k所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping!4 h. b- J6 V9 q5 S, M
& k/ O6 L0 L2 X0 V. X
最近大概知道問題點,但還是不能很肯定,9 W2 {3 R( c- O
應該是switched-capacitor電路的開關大小的問題,
7 E9 v6 M4 o% J2 ~: X! D; M- O我把開關大小調小降低charge injection,效果有好一點,但還是不夠,
7 s4 I! Z! T/ x2 R! B請問大家SC電路的開關,設計時有什麼需要注意的嗎?
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