HBM测试中VDD-GND(+)与GND-VDD(-)的区别

frankaurora

请问各位：我现在做了一颗芯片的ESD HBM测试，其中VDD to GND正向电压测试是pass 8kV的，GND to VDD负向电压测试却只能过3kV；以我的理解，觉得这两个测试的结果应该基本一致，但结果怎么差距这么大呢？
3 g5 H0 W' A" s( R+ e下面是VDD和GND之间的ESD保护电路。
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/ P- V2 T2 ?3 r( e8 F- ?3 P) C[ 本帖最後由 frankaurora 於 2009-6-8 12:58 PM 編輯 ]

chenchange

有HBM fail 的分析報告嗎？是否是左下方像是MOSFET 出問題，一般是Gate insulator 打穿，而正向好像只有電阻..

bryansu111

可以看一下FA的圖嗎??是哪個device damage??

frankaurora

谢谢上面两位，现在初步判断是因为我的IO只对GND做了GGNMOS，所以在从IO向VDD打的时候，ESD电流虽然没有损坏GGNMOS，但在VDD和GND之间ESD保护器件起作用之前，已经把芯片某些VDD与GND形成的反偏二极管击穿了，所以再接下来GND-VDD的测试就肯定失效了，但这个失效不是由GND-VDD之间的ESD失效导致的，而是之前IO造成的。
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大家觉得我这个分析的对么？

caesarxl

原帖由 frankaurora 於 2009-6-11 12:28 AM 發表
谢谢上面两位，现在初步判断是因为我的IO只对GND做了GGNMOS，所以在从IO向VDD打的时候，ESD电流虽然没有损坏GGNMOS，但在VDD和GND之 ...

不知这个case有无结论？
我认为有2件事情还要详细信息：
- W" S8 ?; y5 {& c/ |$ G1）测试的细节，比如在测gnd-vdd(-)之前，是否有进行其它测试。比如你提到的有测试其它信号IO。
2）最好有emmi图片，这几乎是ESD分析必须的手段。
就你发上来的vdd-gnd间的ESD保护电路来看，vdd-gnd之间的4种模式都不应该有问题。这种保护电路是目前比较流行的结构。
个人看法。欢迎讨论。

caesarxl

原帖由 frankaurora 於 2009-6-11 12:28 AM 發表
4 h. c6 b: u" o% a( k) U: J  V8 _# X谢谢上面两位，现在初步判断是因为我的IO只对GND做了GGNMOS，所以在从IO向VDD打的时候，ESD电流虽然没有损坏GGNMOS，但在VDD和GND之 ...

# m. ]  b& b5 _* y补充一下：
5 k, c. g, B) Q. R  Z你所说的这种情况是很可能存在的。通常来讲，对于信号IO-gnd,IO-vdd是都要做保护的。如果因为电路设计的需求，而无法做IO-vdd的保护，那么是有风险的，这时就要非常谨慎，把可能出问题的地方分析仔细。

scy8080

建议先做VDD-VSS间测试，在做IO-VDD(VSS)测试，最后做IO-IO，如果可能的话，每种测试分别用不同的芯片。

arieslee

不知道这个case有无最后结论
一般来说这种情况是因为两个方向的寄生电容不一致造成的   
另外可以看一下你内部电路的结构    个人认为保护管尺寸调一下会有改善    （L可以调小）

postme

呼唤frank大神出来说说结果