Fold cascode OPA設計問題

jerryyao

各位好：
( `9 T+ l7 J, \  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
" P# _" j) z+ U' m: H7 W1 ]4 P電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
- x: i8 {3 C) O# m7 ~$ T法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
9 P9 O. U. Z) C" v; g3 X產生的電壓能使OPA中的cascode中mos都在飽和區就好？

此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
: i' v2 b* C8 A& t0 E謝謝
- W* K# D- F" p; g) m, R+ K
[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
; V! }3 ?5 [4 P: o建議BIAS電路跟OPAMP 各自作MATCHING。
! p2 V* [2 D& V; Y! s$ D再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
# b& v5 g: B0 j7 K% o- z! g謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
; c  e) D* O8 Z其他的部份確實有問題，我會修改。

不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
1 q5 y) ]& i. H* }8 p3 n/ f5 _% p謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

7 n  U, f" u0 ?$ I" N. G( \; B) y此外我將此OPA接成反向大器，圖二，其中:
9 Z: Z+ z( Q7 Zrf : 10K
rs : 10k
) e  Z& @/ K) X/ q3 k; _vin : sin(1.65v 1.65 50k)
vp : 1.65
% H0 M" `; O& K' W模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
' g8 ^3 @7 f! ~( H* z7 [! d; MPS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
' V. h" {$ b6 N* D0 a6 `) e謝謝

[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~
9 X" ~4 |$ N3 w2 I! F- I
: \4 i: x/ I. j. G0 t$ L你的偏壓電流不足以提供電阻的電流
* ^( {! ]1 I" W/ M1.65v/10k=165uA>>10uA
6 O/ D% M  J, v4 N* M$ [只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
  k4 a, K$ I2 c/ u$ E
& Y" {; q. Y4 b9 g+ E, }: l- I不知道你的CMRR是怎麼取出來的
: |$ y" q+ J5 \( J( P8 x可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
& t% ~1 O' j& J7 O( w# l' `反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
$ ~8 ^. a  I  s& d# R6 w7 R- a1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
6 n$ M  ?- K9 C- n  L
, S% P' E, c. [  z) l不知道你的CMRR是怎麼取出來的
' H& o: ^. S4 B3 m! |" M- i可以將BIAS的電 ...

! C9 {5 C$ o0 M: ]
3 ^- t: O# z! Z8 r3 A終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
2 c+ i6 Z+ X' {6 I  X.param vdd_p=3.3
2 [# J; y4 S3 j5 Ivdd avdd 0 vdd_p
2 u, e- e% w' ovss avss  0 0
5 p( d$ w+ d5 y- }VM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

6 ?9 |' h2 U& D% x# vx1 OUT VM VP OPA
; X4 q, t+ v3 t3 Q) c( _. M: N
* E& I. v" i/ f: _* Sweep & Analysis                                                      *
3 |" N, O. m& I3 l. D- i: h' j.op
.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
6 z' x/ ?9 U! k! ?
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的