如何讓兩個速度不一的訊號同步

toxichucky

Hi,
0 E& q2 L( O/ Y! j我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
. G" S' ?" Q( x: p1 g請問一下有沒有什麼辦法可以使訊號達到同步？
6 Q$ ^* o7 h( e' s( Y我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見

8 ^: K" T% a5 k' ^( l: g. l7 |& X2 c
上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。


8 _: H( U; }  S/ U' }( D% `. d. cBest Regards.

chienping

數位同步可考慮用FIFO來做到
1 ~# d2 D0 m* u6 ?" |: _# wFIFO: First In First Out Memory
也可以說是要做到clock domain crossing

" C5 P5 h; m+ S4 M0 `/ _這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
1 N, `9 f- K; u; \6 k在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
# ]. ?# L% G2 g. h$ W這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
* t% j& Z  e& m$ a8 B% R* e5 h有一個建議是用gray code來做內部的counter，也有別的做法，
- h9 @* [$ J* v" A有不清楚可以再寫訊息問我

toxichucky

chienping您好，
9 {% W! A. h& A& @. g請問一下您說用gray code來做內部的counter，要如何實現呢？
1 t  o" z1 r) O+ ~, d( n3 y再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.