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發表於 2007-11-12 22:26:16
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ADC envelope test
有此一說:
+ u9 H* x: |4 z6 w當Fin接近於Fs/2時, ADC sample的電壓slew at full scale, 此時奇數點之間的壓差其實很小 (偶數點亦同), 但是相鄰兩點間的壓差卻很大, 測試上又稱為ADC envelope test, 而在此測試中被引進來的 "beat frequency" 會被視為noise, 使SNR下降.
) U" ^' l, J X# f5 O! x% j, y( ^; p8 V# f! `0 E \. X
也就是說, 若ADC內front end的PGA or buffer Amp slew rate不足, 此缺陷便很容易在此測試中被突顯出來.
1 Z3 E4 r& d9 K. m$ e" b1 U" p6 L
就系統面而言, 拉高ADC的AVDD看看有沒有救, (ADC PAD_VDD反而要調低, 除了降EMI外也可拉低系統noise floor)./ g; ^. B% D8 l. B& U0 B
; X5 Y' r' ~; R( {[ 本帖最後由 DennyT 於 2007-11-12 10:29 PM 編輯 ] |
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