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標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ [打印本頁]
作者: sohappy    時間: 2007-9-6 10:25 PM
標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？
我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就$ I5 r7 h/ j7 C
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一. D2 e; W6 }( `; q2 q$ a
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多. ~2 a; V) M3 }% ^3 l. r
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
/ ]% B, c. e/ v* m8 F. K" }6 f错误如下：
& ?, l; s! |2 ~4 Y7 v- M; b  _. ?. p
# ?# B: F) Z' W$ s3 c7 D) ?, u% y1 x+ B, l( b
# errors Violated Rules& B$ H: `9 C1 G" f& \) W6 W, q
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 207 h1 f5 s$ u# u4 q* M
1   Figure Causing Multiple Stamped Connections
( s* W0 W0 j" `. d/ D1   Figure Having Multiple Stamped Connections
/ ~! ^# G/ v; i* {/ s9 ~+ ~. V& }4   Label/Pin is on a net with a different name$ q. z! ]; f5 u6 S- }4 e6 l& R% u) X
1   M1R1 Minimum density of MET1 area [%] =30
  G6 `9 `( Q$ k) x0 v* L+ W1   M2R1 Minimum density of MET2 area [%] =30* M! `2 [# q7 r$ _* b7 U
1   M3R1 Minimum density of MET3 area [%] =30  s* R$ V) z! i1 \! ^% n# H4 b
1   M4R1 Minimum density of MET4 area [%] =30, t% o) }# K+ g, y: P' z" D
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
7 _% i+ Y- d  F) g% @- N& V) A$ e13 Total errors found
作者: m851055    時間: 2007-9-7 12:09 AM
1   M1R1 Minimum density of MET1 area [%] =30
2 g- I  u( ^* _3 l: ?$ `8 V8 s% d9 O5 N-->MET1佔總面積須超過30%) s8 a) ~# Z! p2 G6 l* v

: I" v9 ~) u" {( }1   M2R1 Minimum density of MET2 area [%] =306 I& y1 I7 Q0 |+ P* U; M8 S

9 t: y7 ?4 ]# o& S1 [. j% p-->MET2佔總面積須超過30%
; z' E5 d$ j( C6 S* M5 P) Q9 [7 |% R( W% k. b5 E0 s0 r
1   M3R1 Minimum density of MET3 area [%] =30) z, x) v- w' L: u4 G
$ ?* T5 Z! J) ~0 A
-->MET3佔總面積須超過30%
; b; h( ~9 u' Z1 m6 E( ^& ]
2 Y$ z' w  S1 X) d6 Y: A1   M4R1 Minimum density of MET4 area [%] =30
: Y0 W- {$ p) m3 ^$ k
' M! o. R  L% \/ Z+ ?  G8 S-->MET4佔總面積須超過30%( B- z- Q$ p& b

2 c: v" q( A9 F5 z9 {* P, U$ n5 m1   POC1 Minimum POLY1 to DIFF spacing = 0.21 m4 }" q( D- N- s3 L

0 X$ b/ ^( w/ y--->Poly to Active的spacing須大於0.2um
作者: Oo海闊天空oO    時間: 2007-9-7 08:20 AM
--------------------------------------------------------------------------------------------------------+ |- R6 C" H: z
1   M1R1 Minimum density of MET1 area [%] =309 H; W, Z4 a( a" i5 g0 q9 ^
1   M2R1 Minimum density of MET2 area [%] =30/ v4 C$ E' {. P! }! E
1   M3R1 Minimum density of MET3 area [%] =30
: ]; w$ ~6 r- \& G1   M4R1 Minimum density of MET4 area [%] =30
$ e  ^% ]3 Z! k. m- D1   POC1 Minimum POLY1 to DIFF spacing = 0.2; r3 ]* q: B8 M3 }1 e& c
-------------------------------------------------------------------------------------------------------
! g) s* u6 p( _. \8 }$ J7 Y這些只是密度的問題...3 X3 o3 K% _2 I. x% s! Z& a
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..& C: q. c2 r# H8 \$ J9 `4 E
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
/ _8 B5 `# E- W6 Y3 n但如果你要避免的話...2 E# K$ J; s8 C
可以自行自做一個dummycell..
6 B& u) t; z2 \4 p/ @2 u2 T1 {6 e這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
, n: Y# g2 G% p) Y就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...1 q& W) |$ n5 o, b3 @9 V3 X
利用這個cell...將使用密度捕齊即可...6 U. {% f' ~' G! A" r3 ?
( T: o+ Z! M9 [& A: e. Y% T1 _
2 u% n- l/ u' _& j5 X
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 204 y; x  g) y7 i/ N8 J* ^  ?3 A7 o5 p
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..& k0 }9 j& F( w. o* V# F4 v
    在發生錯誤的地方...多補一點Body應該就可以了...* D% Z+ w# O( Z3 N) E
/ f* H1 o4 B# Y5 }
---------------------------------------------------------------------------
1 W, z, r, e. \1   Figure Causing Multiple Stamped Connections1 E- C' U2 K9 K3 ]$ E$ f* @
1   Figure Having Multiple Stamped Connections
' }7 o. z. i- `4 ]2 [- F: r6 _4   Label/Pin is on a net with a different name' i7 P6 C7 j3 U! P" }7 D
---------------------------------------------------------------------------
5 E8 y. j0 D4 }- g8 {/ Q) P; w& ^這些應該都是相同的問題....
' U1 q" f' V5 P, r4 j. x0 q3 z應該是你當初layout的時候...PIN腳沒有用好...% x- E, [9 o& x2 q% l- e
造成重複命名...8 i4 Q: E6 g* _0 C# i2 ^$ g
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
0 x/ b2 G. R( [% O8 s是否有重複命名..
作者: wlyi0928    時間: 2007-9-8 12:08 AM
這裡應該是您把DRC和LVS的error放一起講了,2 m1 R) y9 F  z! N/ }
我把兩種error分開來解釋好了.: f0 y  z. a- O% x
以下先講DRC的error.1 R) K* w! v% Y# s1 u4 p' N+ U

: B' s; K, c- t0 `& {0 L  x3 Z, U====================DRC Error=====================
% Q# V% {. V! \. D2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
* W& ~. E; x4 V$ d4 Q: q' |* _# O5 _0 L) p" B% ?: P3 A
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,: k* u4 T6 W  \( @9 F* J* k/ t
此類錯誤在DRC驗證時就會出現了,
5 t6 Y, s& o4 H/ Q/ O5 @- A不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
# z6 k- S# @( k) S只是我自己把它歸在DRC Error而已.  ~, E9 v2 T+ B
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.1 j) a( x5 Z" Q: S
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.' T5 [/ p; D4 L/ m& Q
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.; j& J0 s+ q! v

. y+ b" i# ^- X3 r1   M1R1 Minimum density of MET1 area [%] =30! m3 J; \0 w* N& n2 l
1   M2R1 Minimum density of MET2 area [%] =302 X* d0 I: E" a+ y' T) ^* G! @7 V' H
1   M3R1 Minimum density of MET3 area [%] =30  `5 J1 @$ T- d5 |7 M4 h! x
1   M4R1 Minimum density of MET4 area [%] =30
; t! J  e6 F; G' |3 U  I
9 J  k6 i2 d0 F以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
& Z0 a/ v( K- F0 n) ^' s0 [+ i; O* q為確保製程良率, foundry通常會制定這樣的rule,% t, `: K" t+ {
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",6 _: e5 \1 y8 ]9 a, @, G, v7 q
以及要用來補metal density的dummy cell的size及其所需間隔的space,1 `, n& W4 d3 |3 B  ?
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的, % t7 @; y, X  y+ t3 J7 c8 m$ z
應該在蠻後面的地方, 您可以翻Design Rule看看.
3 c7 x& }* m5 B/ b- n& l" V
- d9 k. J7 L- k- ]; g% V8 @: u, s1   POC1 Minimum POLY1 to DIFF spacing = 0.29 f/ V8 _& G8 ]+ m1 ^
% V9 z4 B$ a9 t5 [9 X# z5 m# R/ Z9 Y0 X
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,( F& j% K/ y' {$ Q
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.$ ~/ K# C2 B( e7 ^% M1 p9 s
個人猜想, 以及根據經驗的猜測呢...( g3 A) w. a6 _2 h; Y( E
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,5 l" B2 o& B) m, T
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,9 ^- p  O  ?+ ?
而此點與上述的metal density無關, 是一定要修改的DRC Error.0 l/ I/ ~4 ^$ M, V

9 e. [. i/ R' Q* \====================LVS Error=====================
$ I3 S3 d8 L3 S1 u: i3 F+ V再來是LVS的Error:# o- o, g! X! b# O+ v" ]: b
# ?. R( k, c8 R2 c
4   Label/Pin is on a net with a different name6 V; M' Y4 Q) Q5 S+ `; @* R

, v5 C+ ?4 h  l/ P5 F7 o& Q這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
1 }. B0 Q# F  V; k* I4 j廣義的來說, 一條metal線(或應該說是一個節點), ( K3 _4 Q  ]7 A  ~. ?. \9 v
絕對只能有一個名字, 也就是它就應該只能打一個pin,
1 p/ g1 d  V$ z我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
8 ~, y! Y) F8 x3 z2 \( T或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
8 F. H  A7 C2 S! B) S) y. X那麼這一條error應該就能夠解決了.! ^# {  }8 z3 c7 R0 n: }" E5 d! p& M

1 [! t  }4 j/ a9 t1   Figure Causing Multiple Stamped Connections! c) g1 f7 D4 _
1   Figure Having Multiple Stamped Connections
  Z; ]  {% G8 |; Y2 e; Q/ D
( `- M% ~6 P8 y& ^* c2 t9 Y1 L這兩條的話呢, 如果沒有意外的話,) d1 U# I1 @/ A+ W
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
" ^- J1 b* }' c# w所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
+ D# r0 `+ U" C8 l照理說這兩條就不應該再出現了,
0 p2 }; W0 f7 G2 q- N若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.0 f3 `( u, Y4 u9 U
' l4 g4 Z) g& O0 }0 n5 Z
最後補充一點點東西...
& a- u4 [. p6 _7 X' L; N) W4 S. ]看您發問時候的問題排版, ERC那條排在最上面,
6 B4 |! L$ m0 U0 N% p所以我猜有這幾種情況:
  C4 b1 d% V) X" j5 r8 Q; x1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.; V1 X, L, g  o5 P2 `% `6 p/ W* ~
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
; [7 B2 r, _% ~  [' P6 j" B3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
0 F6 c7 v7 w5 n) l8 X1 Y2 C- s
4 [+ F( n  q: S! \9 W& j一點點經驗, 希望有幫上您的忙!!



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