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標題:
如何讓 current mirror 做的比較準確?
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作者:
mt7344
時間:
2007-7-3 09:16 AM
標題:
如何讓 current mirror 做的比較準確?
當 current mirror 呈現 1:200 的放大倍率時,
3 x+ h* Y) v5 B: O- b
且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
1 q# e8 h0 a0 G' {/ M! q
因為 process 變異的關係, 所以這一部分的誤差還相當大!
$ h' s& \7 I5 e) J' R
該如何避免?
3 S! e2 v/ H& x5 l2 `3 f2 e) K
又 經過大電流 會產生高溫 此時的 current mirror 的倍率也變化相當大?
3 c* c- S: k5 j: g* R/ h0 Y1 `
該如何克服?
作者:
andywu
時間:
2007-7-4 05:12 PM
可以試試用casecode的方式
/ ]8 R" }3 a7 P5 T# t
6 i! K5 o0 M3 b2 h% C2 ?
不過之後的layout才是重點核心的部分
$ M1 ], u# P; A3 T* `, J& G
( e4 o$ D7 A. D; R5 j$ T/ M) N, c
作者:
yuchi
時間:
2007-7-4 11:18 PM
1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
4 ^ p: L0 z: y5 ?" _9 o0 N
各channel再做1:20(1:50,2:100)
7 z( m- J$ Z5 c5 D2 m) m6 j* }
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
8 Y6 p, w0 {" [" h8 d1 ]! ]
calibration cycle
/ c. \+ r1 l$ ]* V% s& ?- ?
3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
7 u, K/ E1 v5 W; R x# z
4.元件的L,W 也要選安全一點的range
作者:
mt7344
時間:
2007-7-5 09:17 AM
1. 有想過一級級的轉!! 不過每轉一次! 就會有一次的誤差!! 如此的變動率會不會太高唷!!
o% g6 a% J2 E! b
2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
: ~7 q; f9 }' G
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
; a* u& G, w+ ~4 u, O+ s" F1 o
4. Cost/Performance ratio 真的很討厭!! 又要小! 又要準! 真的好困難唷!!!!
作者:
li202
時間:
2007-7-27 05:48 PM
先把八個channel做相互做match
' M$ m* y" i8 |/ ?9 \# H- m
再用一顆OP取其中一個channel電壓做鎖定
0 ]3 c0 p$ c) t: {1 x
( M9 Z6 i% w: p+ W
提供一點個人意見
作者:
nezkax
時間:
2007-8-23 11:25 PM
這個問題在 LED driver 會常常遇到
" `9 q& x0 K. B) a" \
$ G) Y8 S/ W X/ Y
首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
/ j" k8 W$ W* T7 n: Y" e
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
[! ^7 p, b+ D$ \$ A9 y0 x. c
主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
; x: ~2 s/ E( @7 ~. h
鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
5 A- S8 d8 v/ X2 z
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
, v9 U4 r" I2 h; v* ?2 c) w
並減短設定時間
- {4 B( W$ b; n; _% Y: ~/ S/ }
+ G( H* w" Z8 Y y
channel 跟 channel 之間的差異定義為 bit-to-bit error
. }) b5 r: a: ?# U; U9 b2 W a, P
這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題
; q2 ^$ g5 W* q" Q9 W
* o! K: _. H7 M1 B+ `9 v' S
至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
/ x; N0 h2 ^5 e
此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
0 `* C3 C0 v# _7 r n
) X9 ~1 _, ?" G/ O7 ~5 P0 }! \
溫度所引起的電流變化, 主要是改變了 VTH(T)
G2 h" b2 N2 \6 H; @
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
9 t2 H b$ v1 ~9 S: s
然而, 溫度方面較麻煩的難題在於 package 的選定,
7 p! o; d7 F8 ]
在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
, l1 \% M' {1 ^6 ]6 w
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
2 D K/ V9 H) I9 }6 j) q
選用的 theta(j-a) 必須確保在
( v2 }/ w+ b7 {# k3 P8 i
typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
0 F( M8 M/ H, p2 R0 j# W% a
選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal
作者:
ecalfs
時間:
2009-5-1 02:08 PM
除了電路設計解決外, Layout亦是關鑑
9 K! X9 q3 G/ {# A8 O8 ]
+ N6 d5 `2 [: N1 f8 ^" B5 Q
1. layout 單元化(Unit) 以此單元倍增減
& ~6 T9 e$ ^, _2 F- A+ d
2. 元件W/L盡可能最大化 W>5um, L>3um或更大
; d- V. U& _1 d0 |) A0 V9 t
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...
作者:
bossen777
時間:
2022-10-12 07:55 PM
謝謝大大無私的分享，感恩
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